具有栅极堆叠件的半导体器件结构的结构和形成方法技术

本发明专利技术提供了具有栅极堆叠件的半导体器件结构的结构和形成方法。该半导体器件结构包括半导体衬底和位于半导体衬底上方的栅极堆叠件。该栅极堆叠件包括栅极介电层和功函层。栅极介电层位于半导体衬底和功函层之间。该半导体器件结构也包括卤素源层。栅极介电层位于半导体衬底和卤素源层之间。

【技术实现步骤摘要】
具有栅极堆叠件的半导体器件结构的结构和形成方法
本专利技术的实施例涉及集成电路器件，更具体地，涉及具有栅极堆叠件的半导体器件结构的结构和形成方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC。每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，这些进步已经增加了处理和制造IC的复杂性。由于部件尺寸不断减小，制造工艺不断地变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是一个挑战。
技术实现思路
本专利技术的实施例提供了一种半导体器件结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层和功函层，并且所述栅极介电层位于所述半导体衬底和所述功函层之间；以及卤素源层，其中，所述栅极介电层位于所述半导体衬底和所述卤素源层之间。本专利技术的实施例还提供了一种半导体器件结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层、覆盖层以及功函层，并且所述覆盖层位于所述栅极介电层和所述功函层之间；以及卤素掺杂区域，位于所述覆盖层内。本专利技术的又一实施例提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成栅极介电层；在所述栅极介电层上方形成覆盖层；在所述栅极介电层上方形成卤素源层；以及在所述覆盖层上方形成功函层。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A至图1D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。图2A至图2D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图3是根据一些实施例的半导体器件结构的截面图。图4是根据一些实施例的半导体器件结构的截面图。图5A至图5B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图6是根据一些实施例的半导体器件结构的截面图。图7是根据一些实施例的半导体器件结构的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。描述了本专利技术的一些实施例。图1A至图1D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。图2A至图2D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在一些实施例中，图2A至图2D中的一些截面图对应于沿着图1B至图1D中的线I-I截取的截面图。在图1A至图1D或图2A至图2D中描述的阶段之前、期间和/或之后可以提供额外的操作。对于不同的实施例，可以替换或消除所描述的一些阶段。可以向半导体器件结构添加额外的部件。对于不同的实施例，可以替换或消除以下所描述的一些部件。如图1A和图2A所示，根据一些实施例，在半导体衬底100上方形成包括鳍结构120的一个或多个鳍结构。在一些实施例中，半导体衬底100是诸如半导体晶圆的块状半导体衬底。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或诸如锗的另一元素半导体材料。在一些其它实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、另一合适的材料或它们的组合。在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、另一适用的方法或它们的组合来制造SOI衬底。在一些实施例中，在半导体衬底100中形成多个凹槽(或沟槽)。因此，在凹槽之间形成包括鳍结构120的多个鳍结构。为了简单起见，在图1A和图2A中仅示出了一个鳍结构(鳍结构120)。在一些实施例中，一个或多个光刻和蚀刻工艺用于形成凹槽。如图1A和2A所示，根据一些实施例，在凹槽中形成隔离部件130以围绕鳍结构120的下部。在一些实施例中，隔离部件130连续地围绕鳍结构120的下部。在一些实施例中，隔离部件130围绕形成在半导体衬底100上的其它鳍结构的下部。隔离部件130用于限定和电隔离在半导体衬底100中和/或上方形成的各个器件元件。在一些实施例中，隔离部件130包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、其它合适的隔离部件或它们的组合。在一些实施例中，每个隔离部件130均具有多层结构。在一些实施例中，隔离部件130由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、另一合适的材料或它们的组合。在一些实施例中，形成STI衬垫(未示出)以减少半导体衬底100和隔离部件130之间的界面处的晶体缺陷。STI衬垫也可以用于减少鳍结构和隔离部件130之间的界面处的晶体缺陷。在一些实施例中，在半导体衬底100上方沉积介电材料层。介电材料层覆盖包括鳍结构120的鳍结构并且填充位于鳍结构之间的凹槽。在一些实施例中，实施平坦化工艺以削薄介电材料层。例如，削薄介电材料层直至暴露鳍结构120。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、干抛光工艺、蚀刻工艺、另一适用的工艺或它们的组合。之后，回蚀刻介电材料层至鳍结构120的顶面之下。因此，形成了隔离部件130。根据一些实施例，如图1A和2A所示，包括鳍结构120的鳍结构突出于隔离部件130的顶面。如图1B和图2A所示，根据一些实施例，在鳍结构120和半导体衬底100上方形成包括栅极介电层140和栅电极150的伪栅极堆叠件155。伪栅极堆叠件155覆盖部分鳍结构120。在一些实施例中，伪栅极堆叠件155覆盖包括鳍结构120的多个鳍结构的部分。在一些实施例中，栅极介电层140由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料、另一合适的介电材料或它们的组合制成。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一合适的高k材料或它们的组合。在一些实施例中，栅极介电层140是随后将被去除的伪栅极介电层。在一些本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层和功函层，并且所述栅极介电层位于所述半导体衬底和所述功函层之间；以及卤素源层，其中，所述栅极介电层位于所述半导体衬底和所述卤素源层之间。

【技术特征摘要】
2015.11.30 US 14/954,5241.一种半导体器件结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层和功函层，并且所述栅极介电层位于所述半导体衬底和所述功函层之间；以及卤素源层，其中，所述栅极介电层位于所述半导体衬底和所述卤素源层之间。2.根据权利要求1所述的半导体器件结构，其中，所述卤素源层位于所述栅极介电层和所述功函层之间。3.根据权利要求1所述的半导体器件结构，其中，所述卤素源层是掺杂有卤素元素的金属氮化物层。4.根据权利要求1所述的半导体器件结构，其中，所述卤素源层包括氧。5.根据权利要求1所述的半导体器件结构，其中，所述卤素源层与所述栅极介电层直接接触。6.根据权利要求1所述的半导体器件结构，其中，所述卤素源层未与...

【专利技术属性】
技术研发人员：林智伟，王智麟，郭康民，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71