半导体结构的形成方法技术

本发明专利技术提供一种半导体结构的形成方法，包括：在栅极层上形成第一硬掩膜层之后，去除第二区域的第一硬掩膜层，保留第一区域的第一硬掩膜层，并在第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层。因此，当第二硬掩膜层不经过刻蚀减薄而直接作为第三栅极下方的绝缘介质层保留下来时，其厚度不至于过大而影响存储器的性能。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。抗反射涂层可以在刻蚀过程中保护第二区域的第二硬掩膜层，保证第二硬掩膜层的均匀性。从而增加第三栅极下方的绝缘介质层的均匀性，进而改善存储器件的性能。

【技术实现步骤摘要】
半导体结构的形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构的形成方法。
技术介绍
多次可编程(MoreTimeProgramming，MTP)存储器件的制备工艺能与逻辑电路耦合，且成本较低，因而得到广泛应用。MTP器件包括：存储管和控制管，有的多次可编程存储器还具有选择管。图1～图5示出现有技术一种半导体结构的形成方法中各步骤的结构示意图。请参考图1，提供衬底100，所述衬底100包括用于形成逻辑器件的第一区域I和用于形成存储器件的第二区域II。继续参考图1，在衬底100上形成第一栅极层101并在第一栅极层101上形成硬掩膜层102。参考图2，图形化第一区域I和第二区域II的硬掩膜层102，在第一区域I形成第一栅极硬掩膜并在第二区域II形成第二栅极硬掩膜和第三栅极硬掩膜。继续参考图2，以所述第一栅极硬掩膜、第二栅极硬掩膜和第三栅极硬掩膜为掩膜刻蚀所述第一栅极层101(如图1所示)，在第一区域I衬底100上形成第一栅极110，并在第二区域II衬底100上形成第二栅极120和第三栅极130。请参考图3，在第一栅极110、第二栅极120和第三栅极130上形成第二栅极层104。请参考图4，图形化所述第二栅极层104，位于第二栅极120上方的第二栅极层104形成第四栅极140。去除第一栅极110、第三栅极130上的硬掩膜层102。请参考图5，对衬底100进行掺杂，以形成位于第一区域I的用作逻辑器件的第一晶体管，以及位于第二区域II的用做存储器件的第二、第三晶体管。继续参考图5，在第一晶体管的漏极区和第四栅极140上形成插塞105。然而，现有技术形成的MTP器件具有耦合效率低、擦除速度慢的缺点。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的形成方法，能够提高存储器的擦除速度。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括用于形成逻辑器件的第一区域和用于形成存储器件的第二区域；在所述衬底上形成栅极层；在所述栅极层上形成第一硬掩膜层；去除第二区域的所述第一硬掩膜层，保留所述第一区域的第一硬掩膜层；在剩余第一硬掩膜层和所述第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层；在所述第二硬掩膜层上涂布抗反射涂层；图形化所述第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，在所述第一区域形成第一栅极硬掩膜；图形化所述第二区域的第二硬掩膜层和抗反射涂层，在所述第二区域形成第二栅极硬掩膜；以所述第一栅极硬掩膜、第二栅极硬掩膜为掩膜刻蚀所述栅极层，在所述第一区域衬底上形成第一栅极，并在所述第二区域衬底上形成第二栅极；去除所述第二硬掩膜层上的抗反射涂层；在所述第二栅极表面的第二硬掩膜层上形成第三栅极；去除所述第一栅极上剩余的第一硬掩膜层和第二硬掩膜层；对所述第一栅极两侧的衬底进行掺杂形成第一源区和第一漏区，以形成用作逻辑器件的第一晶体管；对所述第二栅极和所述第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，以形成用作存储器件的第二晶体管，所述第二栅极为所述第二晶体管的浮栅，所述第三栅极为所述第二晶体管的控制栅。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术的半导体结构的形成方法中，在剩余第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层，与现有技术先形成较厚第二硬掩膜层之后再减薄的方法相比，本专利技术中第二硬掩膜层直接作为第三栅极下方的绝缘介质层，厚度较小因而不容易影响存储器的性能。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。所述抗反射涂层形成平坦刻蚀表面的同时，还可以在刻蚀过程中保护第二区域的第二硬掩膜层不被刻蚀，进一步保证第二硬掩膜层的均匀性。从而增加所述第三栅极下方的绝缘介质层的均匀性，进而提高运行速度和耦合效率。附图说明图1至图5是现有技术一种半导体结构的形成方法各步骤的结构示意图；图6至图17是本专利技术半导体结构的形成方法一实施例各步骤的结构示意图；图18至图22是本专利技术半导体结构的形成方法另一实施例各步骤的结构示意图。具体实施方式现有技术的半导体结构的形成方法存在诸多问题，例如：所形成的存储器件擦除速度慢。现结合现有技术半导体结构的形成方法，分析导致存储器件删除速度慢的原因：参考图1和图2，现有技术中，在衬底100上形成硬掩膜层102的步骤中，为了使硬掩膜层102能够在刻蚀栅极层101的过程中，充分保护第一区域I栅极层101，硬掩膜层102的厚度较大。如图4所示，在刻蚀形成第四栅极140的过程中，第二栅极120上方的硬掩膜层102被保留下来用作第四栅极140下方的绝缘介质层。为保证所述第四栅极140下方的绝缘介质层具有一定的厚度，在对栅极层101进行刻蚀形成第一栅极110、第二栅极120和第三栅极130的过程中，部分厚度的硬掩膜层102会被去除，从而使第二栅极120上方硬掩膜层102的厚度符合作为第四栅极140下方的绝缘介质层的要求。也就是说，现有技术形成的半导体结构中，存储器件第四栅极140下方的绝缘介质层是被刻蚀减薄后剩余的硬掩膜层102。所述刻蚀减薄的过程容易导致硬掩膜层102表面不均匀，从而使控制管内电荷分布不均匀，进而影响存储器件的性能，降低存储器件的删除速度。为解决所述技术问题，本专利技术提供了一种半导体结构的形成方法，在剩余第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层，与现有技术先形成较厚第二硬掩膜层之后再减薄的方法相比，本专利技术中第二硬掩膜层直接作为第三栅极下方的绝缘介质层，厚度较小因而不容易影响存储器的性能。此外，在对第一硬掩膜层、第二硬掩膜层和栅极层进行刻蚀之前，在第二硬掩膜层上涂布抗反射涂层。所述抗反射涂层形成平坦刻蚀表面的同时，还可以在刻蚀过程中保护第二区域的第二硬掩膜层不被刻蚀，进一步保证第二硬掩膜层的均匀性。从而增加所述第三栅极下方的绝缘介质层的均匀性，进而提高运行速度和耦合效率。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图6至图17是本专利技术半导体结构的形成方法一实施例各步骤的结构示意图。请参考图6，提供衬底200，所述衬底200包括用于形成逻辑器件的第一区域A和用于形成存储器件的第二区域B。本实施例中，所述衬底200为硅衬底，用于形成半导体器件。但是本专利技术对所述衬底200不做限定，所述衬底200还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。本实施例中，所述衬底200由浅槽隔离结构201分为第一区域A和第二区域B。其中所述第一区域A可以分为多个区域用于分别形成多个逻辑器件，本实施例中，所述第一区域A由浅槽隔离结构201分为两个区域，用于形成两个逻辑器件。需要说明的是，本实施例中，提供衬底200的步骤之后，在所述衬底200上形成氧化层202，所述氧化层202在后续的离子注入工艺中起到保护衬底200的作用。本实施中，在形成氧化层202后，对第一区域A和第二区域B的衬底200进行离子注入形成n阱或p阱。请参考图7，在衬底200上形成栅极层203，所述栅极层203用于形成存储器件和逻辑器件的栅极。本实施例中，所述栅本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括用于形成逻辑器件的第一区域和用于形成存储器件的第二区域；在所述衬底上形成栅极层；在所述栅极层上形成第一硬掩膜层；去除第二区域的所述第一硬掩膜层，保留所述第一区域的第一硬掩膜层；在剩余第一硬掩膜层和所述第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层；在所述第二硬掩膜层上涂布抗反射涂层；图形化所述第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，在所述第一区域形成第一栅极硬掩膜；图形化所述第二区域的第二硬掩膜层和抗反射涂层，在所述第二区域形成第二栅极硬掩膜；以所述第一栅极硬掩膜、第二栅极硬掩膜为掩膜刻蚀所述栅极层，在所述第一区域衬底上形成第一栅极，并在所述第二区域衬底上形成第二栅极；去除所述第二硬掩膜层上的抗反射涂层；在所述第二栅极表面的第二硬掩膜层上形成第三栅极；去除所述第一栅极上剩余的第一硬掩膜层和第二硬掩膜层；对所述第一栅极两侧的衬底进行掺杂形成第一源区和第一漏区，以形成用作逻辑器件的第一晶体管；对所述第二栅极和所述第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，以形成用作存储器件的第二晶体管，所述第二栅极为所述第二晶体管的浮栅，所述第三栅极为所述第二晶体管的控制栅。...

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括用于形成逻辑器件的第一区域和用于形成存储器件的第二区域；在所述衬底上形成栅极层；在所述栅极层上形成第一硬掩膜层；去除第二区域的所述第一硬掩膜层，保留所述第一区域的第一硬掩膜层；在剩余第一硬掩膜层和所述第二区域的栅极层上形成第二硬掩膜层，所述第二硬掩膜层的厚度小于第一硬掩膜层；在所述第二硬掩膜层上涂布抗反射涂层；图形化所述第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，在所述第一区域形成第一栅极硬掩膜；图形化所述第二区域的第二硬掩膜层和抗反射涂层，在所述第二区域形成第二栅极硬掩膜；以所述第一栅极硬掩膜、第二栅极硬掩膜为掩膜刻蚀所述栅极层，在所述第一区域衬底上形成第一栅极，并在所述第二区域衬底上形成第二栅极；去除所述第二硬掩膜层上的抗反射涂层；在所述第二栅极表面的第二硬掩膜层上形成第三栅极；去除所述第一栅极上剩余的第一硬掩膜层和第二硬掩膜层；对所述第一栅极两侧的衬底进行掺杂形成第一源区和第一漏区，以形成用作逻辑器件的第一晶体管；对所述第二栅极和所述第三栅极两侧的衬底进行掺杂形成第二源区和第二漏区，以形成用作存储器件的第二晶体管，所述第二栅极为所述第二晶体管的浮栅，所述第三栅极为所述第二晶体管的控制栅。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层与第二硬掩膜层的材料相同。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一硬掩膜层和第二硬掩膜层的材料为氮化硅或氧化硅。4.如权利要求1所述的半导体结构的形成方法，其特征在于，在栅极层上形成第一硬掩膜层的步骤中，通过化学气相沉积工艺在栅极层上形成第一硬掩膜层；形成第二硬掩膜层的步骤中，通过化学气相沉积工艺在剩余第一区域第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层。5.如权利要求1所述的半导体结构的形成方法，其特征在于，在剩余第一硬掩膜层和第二区域的栅极层上形成第二硬掩膜层的步骤中，所述第二硬掩膜层的厚度为450～650埃。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成第三栅极的步骤包括：在去除第二硬掩膜层上的抗反射涂层的步骤之后，形成覆盖第一栅极和第二栅极的第二栅极层；去除第一栅极上方和第二栅极侧壁上的第二栅极层，保留第二栅极上方的第二栅极层，保留在第二栅极上方的第二栅极层构成所述第三栅极。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成第三栅极的步骤包括：在第二硬掩膜层上涂布抗反射涂层之前，在第二硬掩膜层上形成第二栅极层；图形化第一区域的第一硬掩膜层、第二硬掩膜层和抗反射涂层，以及第二区域的第二硬掩膜层和抗反射涂层，在第一区域形成第一栅极硬掩膜并在第二区域形成第二栅极硬掩膜的步骤包括，图形化所述第二栅极层，保留用于构成第一栅极硬掩膜和第二栅极硬掩膜的第二栅极层；在去除第一栅极上剩余的第一硬掩膜层和第二硬掩膜层的步骤之前，去除第一栅极上的第二栅极层并保留第二栅极上方的第二栅极层，保留在第二栅极上方的第二栅极层形成第三栅极。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述抗反射涂层的材料为有机绝缘材料。9.如权利要求1所述的半导体结构的形成方法，其特征在于，在第二硬掩膜层上涂布抗反射涂层之...

【专利技术属性】
技术研发人员：周儒领，张庆勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31