一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除虚拟栅极侧墙；在虚拟栅极两侧形成栅极侧墙，并以栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除栅极侧墙；去除硬掩膜层，其中，硬掩膜相对栅极侧墙和多晶硅具有高选择性。该方法通过使用相对栅极侧墙和多晶硅具有高选择性的硬掩膜，可以克服现有技术去除硬掩膜带来的诸如硅锗层损伤或硬掩膜残余等问题，并提高NMOS器件性能的均匀性。

【技术实现步骤摘要】
一种半导体器件的制造方法
本专利技术涉及半导体
，具体而言涉及一种半导体器件的制造方法。
技术介绍
随着半导体工艺生产过程中晶体管的尺寸不断缩小，当进入45nm及以下技术节点后，引入HKMG(即高K金属栅极)工艺来克服诸如多晶硅栅极耗尽、掺杂物渗透、高的栅极表面电阻等问题。在HKMG工艺中，由于PMOS器件引入选择性外延硅锗层，使得PMOS器件和NMOS器件中虚拟栅极的硬掩膜层厚度不同，如图1中(a)和(b)所示，在半导体衬底100上形成有用于形成PMOS的金属栅极的虚拟栅极101A和硬掩膜层102A，以及用于形成NMOS的金属栅极的虚拟栅极101B和硬掩膜层102B，而PMOS器件由于引入选择性外延硅锗层103，在其形成过程对硬掩膜层102A有消耗，使得硬掩膜层102A的厚度小于NMOS器件硬掩膜层102B的厚度。而PMOS器件和NMOS器件硬掩膜层厚度的不同，将因后续硬掩膜层的去除对器件造成影响。这是因为虚拟栅极硬掩膜的去除通常在下述工艺中去除：1)由于通常使用氮化物做硬掩膜层和栅极侧墙，因而可以执行应力临近技术(StressproximityTechnology，SPT)的过程中一同去除硬掩膜层和栅极侧墙，然而由于SPT需要大量过刻蚀(overetch)，会导致选择性外延硅锗层103损伤和PMOS虚拟栅极的多晶硅顶部圆滑，如图2中所示。2)在金属层沉积前层间介电层(ILD0)的CMP工艺中去除，但是这会导致硬掩膜残余或栅极有效高度降低。此外，在后栅极工艺中，与PMOS器件相比，NMOS器件会由于PMOS器件引入选择性外延硅锗层带来的高温过程导致注入离子扩散，使得NMOS器件性能均匀性下降。因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。
技术实现思路
针对现有技术的不足，本专利技术提出一种半导体器件的制造方法，可以克服现有技术去除硬掩膜带来的诸如硅锗层损伤或硬掩膜残余等问题，并提高NMOS器件性能的均匀性。本专利技术提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀所述掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在所述用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以所述虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除所述虚拟栅极侧墙；在所述虚拟栅极两侧形成栅极侧墙，并以所述栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除所述栅极侧墙；去除所述硬掩膜层，其中，所述硬掩膜相对所述栅极侧墙和多晶硅具有高选择性。进一步地，所述方法还包括下述步骤：在形成所述虚拟栅极侧墙之前，在所述虚拟栅极两侧形成偏置间隔物。进一步地，所述方法还包括下述步骤：在形成所述虚拟栅极侧墙之前，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成PMOS器件的区域执行LDD注入。进一步地，所述方法还包括下述步骤：在去除所述虚拟栅极侧墙之后，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成NMOS器件的区域执行LDD注入。进一步地，所述栅极侧墙包括第一栅极侧墙和第二栅极侧墙。进一步地，执行SPT工艺，去除所述栅极侧墙时，以所述第一栅极侧墙为蚀刻停止层去除所述第二栅极侧墙。进一步地，所述硬掩膜层采用易于被化学试剂去除的材料。进一步地，所述硬掩膜层为La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3。进一步地，使用盐酸去除所述硬掩膜层。进一步地，所述硬掩膜层厚度为本专利技术提供的半导体器件制造方法，通过使用诸如La2O3、CeO2、Pr6O11、Nd2O3或Eu2O3等相对多晶硅和栅极侧墙选择性高，且可以被注入盐酸(HCL)等化学试剂去除的材料作为硬掩膜层，这样由于硬掩膜层相对多晶硅和栅极侧墙选择性高，一方面使得在形成PMOS器件硅锗外延层时对硬掩膜层消耗较小或甚至无消耗，使得NMOS器件和PMOS器件的硬掩膜层厚度始终相同，这样硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，因此在后续SPT工艺中无需大量过刻蚀，也就避免了损伤硅锗外延层以及多晶硅顶部出现圆滑的问题，另一方面由于硬掩膜层厚度可以比使用氮化硅后氮氧化硅做硬掩膜时薄，可以减少在进行离子注入时的阴影效应，提高离子注入的均匀性，并且在后续可以通过化学试剂去除，因而无需ILD0CMP中去除，这样也就避免出现硬掩膜残余或栅极有效高度下降的问题。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1和图2示出现有技术中PMOS器件和NMOS器件硬掩膜的区别以及去除硬掩膜造成的器件损伤；图3A～图3H示出根据本专利技术一实施例的半导体器件的制造方法的相关步骤形成的器件的结构的剖视图；图4示出根据本专利技术一实施例的的半导体器件的制造方法的一种流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，在所述半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀所述掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在所述用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以所述虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除所述虚拟栅极侧墙；在所述虚拟栅极两侧形成栅极侧墙，并以所述栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除所述栅极侧墙；去除所述硬掩膜层，其中，所述硬掩膜相对所述栅极侧墙和多晶硅具有高选择性。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，在所述半导体衬底上形成多晶硅层和硬掩膜层，并通过刻蚀所述掩膜层和多晶硅层形成用于形成PMOS器件和NMOS器件的虚拟栅极；在所述用于形成PMOS器件的虚拟栅极两侧形成虚拟栅极侧墙，并以所述虚拟栅极侧墙为掩膜形成PMOS器件的源漏极；去除所述虚拟栅极侧墙；在所述虚拟栅极两侧形成栅极侧墙，并以所述栅极侧墙为掩膜形成NMOS器件的源漏极；执行SPT工艺，去除所述栅极侧墙；去除所述硬掩膜层，其中，所述硬掩膜相对所述栅极侧墙和多晶硅具有高选择性。2.如权利要求1所述的半导体器件的制造方法，其特征在于，还包括下述步骤：在形成所述虚拟栅极侧墙之前，在所述虚拟栅极两侧形成偏置间隔物。3.如权利要求2所述的半导体器件的制造方法，其特征在于，还包括下述步骤：在形成所述虚拟栅极侧墙之前，以所述偏置间隔物为掩膜对所述半导体衬底上用于形成PMOS器件的区域执行LDD注入。...

【专利技术属性】
技术研发人员：李凤莲，倪景华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31