用于双重图案化工艺的临界尺寸控制制造技术

在用于制造半导体器件的方法中，依次在衬底上形成伪栅极层和硬掩模层。第一掺杂部分形成在伪栅极层中，并且具有相对于伪栅极层的其它部分的蚀刻选择性。在部分硬掩模层上形成蚀刻掩模。蚀刻硬掩模层和伪栅极层以将伪栅极层的第一掺杂部分和其它部分图案化成第一伪栅极和第二伪栅极。第一伪栅极和第二伪栅极具有不同的宽度。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。本发明专利技术的实施例还涉及用于双重图案化工艺的临界尺寸控制。

【技术实现步骤摘要】
用于双重图案化工艺的临界尺寸控制
本专利技术的实施例涉及集成电路器件，更具体地，涉及用于双重图案化工艺的临界尺寸控制。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。在IC演化过程中，功能密度(定义为每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。但是，这种按比例缩小增加了处理和制造IC的复杂性。为了实现这些进步，需要IC制造中的类似发展。例如，随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。然而，传统的FinFET器件和制造FinFET器件的方法不是在所有方面都已完全令人满意。
技术实现思路
本专利技术的实施例提供了一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述伪栅极层的其它部分的蚀刻选择性；分别在部分所述硬掩模层上形成多个蚀刻掩模；蚀刻所述硬掩模层和所述伪栅极层以分别将所述伪栅极层的所述第一掺杂部分和所述其它部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。本专利技术的另一实施例提供了一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分和第二掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述第二掺杂部分的蚀刻选择性；在部分所述硬掩模层上形成多个芯轴；分别在所述硬掩模层上的每个所述芯轴的两个相对侧面上形成多个间隔件；去除所述芯轴；蚀刻所述硬掩模层和所述伪栅极层以分别将所述第一掺杂部分和所述第二掺杂部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。本专利技术的又一实施例提供了一种半导体器件，包括：衬底；多个第一金属栅极，位于所述衬底上；多个第二金属栅极，位于所述衬底上，其中，每个所述第一金属栅极的宽度与每个所述第二金属栅极的宽度不同，并且所述第一金属栅极的间距与所述第二金属栅极的间距相同；以及介电层，外围包围位于所述衬底上方的所述第一金属栅极和所述第二金属栅极。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据各个实施例的半导体器件的示意前视图。图2A至图2J是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意前视图。图3是根据各个实施例的用于制造半导体器件的方法的流程图。图4A至图4J是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意前视图。图5是根据各个实施例的用于制造半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此处使用的术语仅仅用于描述特定的实施例，因此，不用于限制附加的要求。例如，除非另有限制，否则单数形式的术语“一个”或“这”可以代表复数形式。虽然这些术语仅用于区分一个器件、一个区域或一个层与另一个器件、另一个区域或另一层，但是诸如“第一”和“第二”的术语用于描述各个器件、区域和层等。因此，在不背离所声称主题的精神的前提下，第一区域也可以称为第二区域，并且其它的可以通过类比推导。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。如此处使用的，术语“和/或”包括一个或多个与上述相关的任何或全部的组合。在半导体器件的制造中，诸如自对准双重图案化(SADP)工艺和光刻蚀刻光刻蚀刻(LELE)工艺的双重图案化工艺可以用于形成具有相同的临界尺寸(CD)的各个栅极。由于电子需求，p-型金属栅极的临界尺寸可能需要比n-型金属栅极更大。然而，典型的双重图案化工艺不能形成具有不同的临界尺寸的金属栅极。本专利技术的实施例针对提供半导体器件和用于制造半导体器件的方法，其中，在形成伪栅极层之后或在伪栅极层上形成硬掩模层之后，在伪栅极层中形成至少一个掺杂部分。在蚀刻伪栅极层的操作期间，掺杂部分具有相对于伪栅极层的其他部分的蚀刻选择性。在用设置在硬掩模层上的各个蚀刻掩模蚀刻硬掩模层和伪栅极层以形成第一伪栅极和第二伪栅极之后，由掺杂部分形成的每个第一伪栅极的宽度与由伪栅极层的其它部分形成的每个第二伪栅极的宽度不同。因此，在随后的栅极置换操作之后，替换第一伪栅极的第一金属栅极与替换第二伪栅极的第二金属栅极具有不同的临界尺寸。因此，根据本专利技术的实施例的双重图案化技术可以制造具有不同临界尺寸的金属栅极。图1是根据各个实施例的半导体器件的示意前视图。在一些实施例中，半导体器件100可以包括衬底102、第一金属栅极104、第二金属栅极106和介电层108。第一金属栅极104、第二金属栅极106和介电层108都设置在衬底102上方。在一些实例中，半导体器件100是FinFET器件，并且半导体器件100还包括至少一个鳍结构110。在这样的实例中，鳍结构110设置在衬底102上。在一些示例性实例中，通过使衬底102凹进形成鳍结构110，并且因此鳍结构110突出于衬底102的凹进的表面112，并且鳍结构110和衬底102由相同的材料形成。衬底102和鳍结构110可以由单晶半导体材料或化合物半导体材料组成。例如，硅、锗或玻璃可以用作衬底102和鳍结构110的材料。在一些示例性实例中，衬底102和鳍结构110由硅组成。再次参照图1，第一金属栅极104分别设置在衬底102的表面112的部分上，并且第一金属栅极104是分隔开的。此外，每个第一金属栅极104均设置在部分鳍结构110上。每个第一金属栅极104具有宽度W1，并且第一金属栅极104具有间距P1，其中，第一金属栅极104的间距P1从一个第一金属栅极104的一侧至邻近的第一金属栅极104的相同的侧测量。例如，第一金属栅极104的间距P1为一个第一金属栅极104的左侧和邻近的第一金属栅极104的左侧之间的距离。在某些实例中，对于每个第一金属栅极104，间距P1基本相同，并且宽度W1基本相同。例如，每个第一金属栅极104的宽度W1可以在从约3nm至约300nm的本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述伪栅极层的其它部分的蚀刻选择性；分别在部分所述硬掩模层上形成多个蚀刻掩模；蚀刻所述硬掩模层和所述伪栅极层以分别将所述伪栅极层的所述第一掺杂部分和所述其它部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。

【技术特征摘要】
2015.11.30 US 14/954,3801.一种用于制造半导体器件的方法，所述方法包括：在衬底上形成伪栅极层；在所述伪栅极层上形成硬掩模层；在所述伪栅极层中形成第一掺杂部分，其中，所述第一掺杂部分形成为具有相对于所述伪栅极层的其它部分的蚀刻选择性；分别在部分所述硬掩模层上形成多个蚀刻掩模；蚀刻所述硬掩模层和所述伪栅极层以分别将所述伪栅极层的所述第一掺杂部分和所述其它部分图案化成多个第一伪栅极和多个第二伪栅极，其中，每个所述第一伪栅极的宽度与每个所述第二伪栅极的宽度不同；形成介电层以外围包围每个所述第一伪栅极和每个所述第二伪栅极；以及分别用多个第一金属栅极和多个第二金属栅极替换所述第一伪栅极和所述第二伪栅极。2.根据权利要求1所述的方法，其中，所述伪栅极层由多晶硅形成。3.根据权利要求1所述的方法，其中，形成所述第一掺杂部分的操作包括对所述伪栅极层实施注入操作。4.根据权利要求3所述的方法，其中，所述注入操作包括将所述伪栅极层的所述其它部分形成为第二掺杂部分。5.根据权利要求4所述的方法，其中，所述注入操作形成具有不同掺杂剂的所述第一掺杂部分和所述第二掺杂部分。6.根据权利要求1所述的方法，其中，在形成所述硬掩模层的操作之前，实施形成所述第一掺杂部分的操作。7...

【专利技术属性】
技术研发人员：张哲诚，林志翰，曾鸿辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71