具有低K金属间电介质以供减小寄生电容的MRAM集成制造技术

具有改进的机械稳定性和减小的寄生电容的高级节点中电阻式存储器元件与逻辑元件的集成的系统和方法包括在共用集成层中形成的电阻式存储器元件和逻辑元件，该集成层在底部盖层和顶部盖层之间延伸。至少高K值的第一金属间介电(IMD2)层形成在该共用集成层中并至少包围该电阻式存储器元件，以提供高刚性和机械稳定性。用以减小该逻辑元件的寄生电容的低K值的第二IMD层(IMD1、IMD3)形成在该共用集成层、该顶部盖层之上的顶层、或者该顶部盖层和该底部盖层之间的中间层中的任一者中。空气间隙可以形成在一个或多个IMD层中以进一步减小电容。

MRAM integration with low K intermetallic dielectric for reducing parasitic capacitance

Integrated system and method for advanced nodes with improved mechanical stability and reduced parasitic capacitance of the resistive memory element and logic element includes forming in the common integration layer of resistive memory element and logic elements, the integration layer cover in the bottom and the top cover layer extending between. The first intermetallic dielectric (IMD2) layer with at least a high K value is formed in the common integrated layer and at least encloses the resistive memory element to provide high rigidity and mechanical stability. Second IMD layer is used to reduce the parasitic capacitance of the logic element of low K (IMD1, IMD3) formed on the common integration layer, the top cover, the top layer or the top cover and the bottom cover any intermediate layer between the layers in the. The air gap can be formed in one or more IMD layers to further reduce the capacitance.

【技术实现步骤摘要】
【国外来华专利技术】具有低K金属间电介质以供减小寄生电容的MRAM集成公开领域所公开的实施例涉及高级设备节点中电阻式存储器(诸如磁阻随机存取存储器(MRAM))的集成。更具体而言，诸示例性方面涉及具有改进的机械稳定性和减小的寄生电容的电阻式存储器的集成。背景磁阻随机存取存储器(MRAM)是使用磁性元件的非易失性存储器技术。MRAM作为下一代存储器技术正在得到普及，该技术用于要求低成本和高速度的众多半导体设备应用。若干类型的MRAM在本领域中是公知的，并且MRAM操作可使用惯用的各种各样的MRAM的示例——自旋转移矩MRAM(STT-MRAM)——来简要说明。STT-MRAM使用当穿过薄膜(自旋过滤器)时变为自旋极化的电子。图1解说了常规的STT-MRAM位单元100。STT-MRAM位单元100包括磁性隧道结(MTJ)存储元件105(也称为“MTJ栈”或简称为“MTJ”)、晶体管101、位线102和字线103。MTJ105例如由被绝缘隧穿阻挡层122分隔开的钉扎层124和自由层120形成，钉扎层124和自由层120中的每一者可保持磁矩或极化。在MTJ105中可存在反铁磁(AFM)层和盖层(未示出)。AFM层被用于钉扎该钉扎层的磁矩。盖层被用作MTJ与金属互连之间的缓冲层。自由层的极化可通过在特定方向施加电流以使钉扎层和自由层的极性基本对准或相反来反转。通过MTJ的电路径的电阻取决于钉扎层和自由层的极化的对准而变化。如所知的，这种电阻变化可被用于编程和读取STT-MRAM位单元100。STT-MRAM位单元100还包括电路元件、源线104、感测放大器108、读/写电路系统106和位线参考107。本领域技术人员将领会，STT-MRAM位单元100的操作和构造是本领域已知的。如从以上示例所见的，常规STT-MRAM位单元的制造涉及在电路板或半导体封装上集成各种上述组件。更具体地，存储器或存储元件(例如，MTJ105)可以与各种其他电路元件(本文一般称为“逻辑元件”)集成，诸如无源组件、金属导线、通孔、晶体管、逻辑门等。一般地，此种集成要求存储器元件与逻辑元件之间的工艺兼容性。此领域中出现若干挑战，尤其是随着设备技术继续向越来越小的设备大小进步。例如，在MRAM设备(诸如STT-MRAM位单元100)的制造期间，重要的是要确保各种组件的电容(C)以及各种组件和连接的电阻(R)被维持在低值。这对于减小交叉耦合和RC延迟值是重要的。然而，高级设备节点处要求的用于集成密集金属层级或金属层的电介质材料(常规上称为层间介电(ILD)材料或金属间介电(IMD)材料)可要求使用低K或极低K(ELK)介电材料以期降低寄生电容。降低介电常数常规上通过插入轻量级元素以降低硅-氧键密度来完成，这进而在常规上与降级的机械稳定性相关联。在MRAM设备的常规制造中使用了数种附加的化学机械抛光(CMP)工艺步骤。制造铜互连结构之前的这些附加的CMP步骤要求高水平的机械稳定性，这可能与使用低K或ELK介电材料不兼容。常规的办法并未有效地平衡介电材料的K值对寄生电容和机械稳定性的有冲突影响。进一步，此类低K介电材料可以要求高温(例如，400C)以供紫外线(UV)固化，这可以引起MRAM设备(诸如MTJ100)的降级。此外，使用逻辑工艺(诸如互补金属氧化物半导体(CMOS)后端制程(BEOL)工艺)在高级逻辑节点(例如，28nm及以下)中集成MRAM器件引入了附加的挑战。通孔常规上用于连接不同互连层之间的元件。毗邻层之间的间隔(与通孔的垂直高度有关)可以与MRAM元件(诸如MTJ100)的间隔不同。最大通孔高度可能受到纵横比规范的限制，而最小MTJ高度可能受到CMP容限的限制。由此，通孔高度和MTJ高度之间可能存在失配，这可以使得这些元件在共用器件上的集成受挫。相应地，本领域中存在对于避免用于MRAM器件的集成的前述常规办法的需要。概述示例性实施例涉及高级设备节点中电阻式存储器(诸如磁阻随机存取存储器(MRAM))的集成的系统和方法。更具体而言，诸示例性方面涉及具有改进的机械稳定性和减小的寄生电容的电阻式存储器的集成。由此，在一些示例中，示例性电阻式存储器元件与逻辑元件集成，其中IMD高K层配置成为该电阻式存储器元件提供高刚性和机械稳定性，并且低KIMD层为逻辑元件提供低寄生电容。例如，一示例性方面涉及形成半导体器件的方法，该方法包括：在底部盖层和顶部盖层之间延伸的共用集成层中形成电阻式存储器元件；在该共用集成层中形成逻辑元件，该逻辑元件在该底部盖层和该顶部盖层之间延伸；在该共用集成层中至少形成第一金属间介电(IMD)层，该第一IMD层是高K值的并且至少包围该电阻式存储器元件；以及至少形成低K值的第二IMD层以减小该逻辑元件的电容。另一示例性方面涉及一种形成半导体器件的方法，该方法包括：在低K值的中间金属间介电(IMD)层中为逻辑元件和电阻式存储器元件形成第一和第二通孔，在包括高K值的第一IMD层的共用集成层中形成该逻辑元件和该电阻式存储器元件，其中该共用集成层形成在该中间IMD层上，并且其中该中间IMD层和该共用集成层的组合在该底部盖层和该顶部盖层之间延伸，以及在该中间IMD层和该共用集成层的组合中形成空气间隙。还有另一示例性方面涉及一种半导体器件，该半导体器件包括：形成在底部盖层和顶部盖层之间延伸的共用集成层中的电阻式存储器元件；形成在该共用集成层中的逻辑元件，该逻辑元件在该底部盖层和该顶部盖层之间延伸；形成在该共用集成层中的至少第一金属间介电(IMD)层，该第一IMD层是高K值的并且至少包围该电阻式存储器元件；以及至少低K值的第二IMD层，用以减小该逻辑元件的电容。另一示例性方面涉及一种半导体器件，包括：形成在低K值的中间金属间介电(IMD)层中的用于逻辑元件和电阻式存储器元件的第一和第二通孔，其中该逻辑元件和该电阻式存储器元件在包括高K值的第一IMD层的共用集成层中形成，其中该共用集成层形成在该中间IMD层上，并且其中该中间IMD层和该共用集成层的组合在底部盖层和顶部盖层之间延伸，以及形成在该中间IMD层和该共用集成层的组合中的空气间隙。附图简要说明给出附图以帮助各种实施例的描述，并且提供这些附图仅仅是为了解说实施例而非对其进行限制。图1是具有MTJ存储元件的常规MRAM电路的解说。图2A-E分别解说了用于形成第一示例性半导体器件200的示例性工艺步骤S200A-E及相关组件的横截面视图。图3A-H分别解说了用于形成第二示例性半导体器件300的示例性工艺步骤S300A-H及相关组件的横截面视图。图4A-G分别解说了用于形成第三示例性半导体器件400的示例性工艺步骤S400A-G及相关组件的横截面视图。图5A-K分别解说了用于形成第四示例性半导体器件500的示例性工艺步骤S500A-K及相关组件的横截面视图。图6解说了根据本公开的各方面的用于形成半导体器件的示例性过程的流程图。图7解说了根据本公开的各方面的用于形成半导体器件的另一示例性过程的流程图。图8解说了其中可以有益地采用示例性诸方面的无线设备的高级示图。详细描述在以下针对具体实施例的描述和相关附图中公开了各种实施例的各方面。可以设计出替换实施例而不会脱离本专利技术的范围。另外，各种实施例的本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，所述方法包括：在底部盖层和顶部盖层之间延伸的共用集成层中形成电阻式存储器元件；在所述公共集成层中形成逻辑元件，所述逻辑元件在所述底部盖层和所述顶部盖层之间延伸；在所述公共集成层中至少形成第一金属间介电(IMD)层，所述第一IMD层是高K值的并且至少包围所述电阻式存储器元件；以及至少形成低K值的第二IMD层以减小所述逻辑元件的电容。

【技术特征摘要】
【国外来华专利技术】2014.09.25 US 14/496,5251.一种形成半导体器件的方法，所述方法包括：在底部盖层和顶部盖层之间延伸的共用集成层中形成电阻式存储器元件；在所述公共集成层中形成逻辑元件，所述逻辑元件在所述底部盖层和所述顶部盖层之间延伸；在所述公共集成层中至少形成第一金属间介电(IMD)层，所述第一IMD层是高K值的并且至少包围所述电阻式存储器元件；以及至少形成低K值的第二IMD层以减小所述逻辑元件的电容。2.如权利要求1所述的方法，其特征在于，包括在所述共用集成层中形成所述第二IMD层。3.如权利要求1所述的方法，其特征在于，包括在所述顶部盖层之上形成所述第二IMD层，所述第二IMD层至少包括耦合到所述逻辑元件的金属导线或互连。4.如权利要求1所述的方法，其特征在于，所述逻辑元件是在所述底部盖层和所述顶部盖层之间延伸的通孔。5.如权利要求1所述的方法，其特征在于，所述电阻式存储器元件是磁阻随机存取存储器(MRAM)或磁隧道结(MTJ)存储元件。6.如权利要求1所述的方法，其特征在于，包括在所述第二IMD层中形成至少一个空气间隙。7.如权利要求1所述的方法，其特征在于，所述第一IMD层具有比所述第二IMD层高的刚性和机械稳定性。8.如权利要求1所述的方法，其特征在于，包括自单镶嵌工艺形成所述逻辑元件。9.一种形成半导体器件的方法，所述方法包括：在低K值的中间金属间介电(IMD)层中为逻辑元件和电阻式存储器元件形成第一和第二通孔；在包括高K值的第一IMD层的共用集成层中形成所述逻辑元件和所述电阻式存储器元件，其中所述共用集成层形成在所述中间IMD层之上，并且其中所述中间IMD层和所述共用集成层的组合在底部盖层和顶部盖层之间延伸；以及在所述中间IMD层和所述共用集成层的组合中形成至少一个空气间隙。10.如权利要求9所述的方法，其特征在于，使用单镶嵌工艺将所述逻辑元件形成为金属线。11.如权利要求9所述的方法，其特征在于，包括自单镶嵌工艺形成所述第一和第二通孔。12.如权利要求9所述的方法，其特征在于，进一步包括在所述顶盖层的顶上形成低K值的顶部IMD层，以及在所述顶部IMD层中形成去往所述逻辑元件和所述电阻式存储器元件的顶部金属线触点。13.如权利要求12所述的方法，其特征在于，包括用双镶嵌工艺形成所述顶部金属线触点。14.如权利要求9所述的方法，其特征在于，进一步包括在所述底部盖层下的底部IMD层中形成底部金属线触点。15.一种半导体器件，包括：形成在底部盖层和顶部盖层之间延伸的共用集成层中的电阻式存储器元件；所述公共集成层中的逻辑元件，所述逻辑元件在所述底部盖层和所述顶部盖层之间延伸；形成在所述公共集成层中的至少第一金...

【专利技术属性】
技术研发人员：Y·陆，X·李，S·H·康，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US