半导体装置制造方法及图纸

本发明专利技术是关于一种半导体装置。半导体装置包括半导体衬底，以及位于半导体衬底中的第一阱以及第二阱。通道区位于第一阱以及第二阱之间且邻近半导体衬底的上表面。第一隔离区以及第二隔离区分别位于第一阱以及第二阱上。栅极介电层位于第一隔离区以及第二隔离区之间的半导体衬底上。栅极电极具有第一部分以及第二部分，覆盖部分的栅极介电层且分别延伸至第一隔离区与第二隔离区。沟槽分隔栅极电极的第一部分与第二部分且具有第一宽度，并露出部分的栅极介电层，其中沟槽对应位于通道区与第一阱的边界上方。通过实施本发明专利技术，可降低衬底漏电流，避免电路失效，增加半导体装置的可靠性。

Semiconductor device

The present invention relates to a semiconductor device. The semiconductor device includes a semiconductor substrate, and a first well and a second trap located in the semiconductor substrate. The channel region is between the first well and the second well and adjacent to the upper surface of the semiconductor substrate. The first isolation region and the second isolation region are respectively located on the first well and the second well. The gate dielectric layer is positioned on the semiconductor substrate between the first isolation region and the second isolation region. The gate electrode has a first portion and a second portion, a gate dielectric layer that covers the portion, and extends to the first isolation region and the second isolation region, respectively. The trench separates the first portion and the second portion of the gate electrode and has a first width and exposes the portion of the gate dielectric layer in which the trench corresponds to the boundary of the channel region and the first trap. By implementing the present invention, the substrate leakage current can be reduced, the circuit failure can be avoided, and the reliability of the semiconductor device can be increased.

【技术实现步骤摘要】
半导体装置
本专利技术是有关于一种半导体装置，特别有关于一种具有金属氧化物半导体场效应晶体管的半导体装置。
技术介绍
在金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfieldeffecttransistor，MOSFET)的半导体工艺中，当电子在电场中时，电子因漏极的正电位的吸引会加速而得到动能。举例而言，当金属氧化物半导体晶体管的通道长度缩短时，若施加的电压大小维持不变，则通道内的横向电场将会上升。当通道内的电子受到电场的加速后，电子的能量获得大幅提升。这些加速电子在通道与漏极接合的区域造成碰撞电离(impactionization)效应，碰撞电离产生的电子/空穴对会自漏极流向具有一电压的衬底而造成漏电流，称之衬底漏电流(Isub)，增大的衬底漏电流将会造成电路的失效，而影响装置的可靠度，造成此衬底漏电流的栅极电压称为开启状态击穿电压(BVon)。在另一种情况中，于将栅极、源极以及衬底接地(0V)，并将漏极接至一电压，使加速电子造成碰撞电离(impactionization)效应而造成衬底漏电流，而此时的漏极电压为关闭状态击穿电压(BVoff)。对于金属氧化物半导体场效应晶体管来说，具有较高的开启状态击穿电压(BVon)、维持关闭状态击穿电压(BVoff)不变，以及降低衬底漏电流(Isub)是重要的目标，因此需要新的工艺方法或结构去改善上述的问题。
技术实现思路
本专利技术包括一种半导体装置，包括一半导体衬底；一第一阱以及一第二阱位于半导体衬底中；一通道区，位于第一阱以及第二阱之间且邻近半导体衬底的上表面；一第一隔离区以及一第二隔离区，分别位于第一阱以及第二阱上；一栅极介电层，介于第一隔离区以及第二隔离区之间的半导体衬底上；一栅极电极，具有一第一部分覆盖部分的栅极介电层且延伸至第一隔离区，以及一第二部分覆盖部分的栅极介电层且延伸至第二隔离区；一沟槽，分隔栅极电极的第一部分与第二部分且具有一第一宽度，并露出部分的栅极介电层，其中沟槽对应位于通道区与第一阱的边界上方；以及一第一掺杂区以及一第二掺杂区，分别位于第一隔离区以及第二隔离区远离栅极介电层的一侧。通过实施本专利技术，可降低衬底漏电流，避免电路失效，增加半导体装置的可靠性。附图说明图1绘示根据一些实施例，于半导体衬底中形成第一阱以及第二阱。图2绘示根据一些实施例，于第一阱以及第二阱上分别形成第一隔离区以及第二隔离区。图3绘示根据一些实施例，实施一离子注入工艺，于第一阱与第二阱之间形成一通道区。图4绘示根据一些实施例，形成栅极介电层于第一隔离区与第二隔离区之间的半导体衬底上。图5绘示根据一些实施例，形成栅极电极，其具有第一部分以及第二部分。图6绘示根据一些实施例，于第一隔离区上的第一部分的侧壁上以及第二隔离区上的第二部分的侧壁上形成第一间隙壁，以及于沟槽中形成并填满第二间隙壁，并形成第一掺杂区、第二掺杂区、第一电极以及第二电极。附图标号100半导体装置102半导体衬底103、109图案化光刻胶104、113离子注入工艺106第一阱108第二阱110第一隔离区112第二隔离区114通道区116栅极介电层118栅极电极118a第一部分118b第二部分120沟槽122第一间隙壁124第二间隙壁126第一掺杂区128第二掺杂区130第一电极132第二电极D1第一距离W1第一宽度W2第二宽度具体实施方式以下针对本专利技术的半导体装置作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本专利技术的不同样态。以下所述特定的元件及排列方式尽为简单描述本专利技术。当然，这些仅用以举例而非本专利技术的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。请参照图1-图6，其绘示于不同的制造阶段形成的半导体装置100中的一个或多个结构。请参照图1，形成一第一阱106以及一第二阱108于一半导体衬底102中。例如，可先实施一光刻工艺，于半导体衬底102上形成图案化光刻胶103，并露出部分的半导体衬底102，接着实施一离子注入工艺104，于未被图案化光刻胶103覆盖的半导体衬底102中形成第一阱106以及第二阱108，如图1所示，再移除图案化光刻胶103。根据一些实施例，半导体衬底102可为硅衬底。半导体衬底102亦可为元素半导体，包括锗(germanium)；化合物半导体，包括碳化硅(siliconcarbide)、砷化镓(galliumarsenide)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indiumarsenide)及/或锑化铟(indiumantimonide)；合金半导体，包括硅锗合金(SiGe)、磷砷镓合金(GaAsP)、砷铝铟合金(AlInAs)、砷铝镓合金(AlGaAs)、砷铟镓合金(GaInAs)、磷铟镓合金(GaInP)及/或磷砷铟镓合金(GaInAsP)或上述材料的组合。此外，半导体衬底102也可以是绝缘层上覆半导体(semiconductoroninsulator)结构。在一实施例中，半导体衬底102为一P型半导体衬底，离子注入工艺104的剂量为约1×1013cm-2至2×1013cm-2，并使用磷、砷或其它的N型掺质进行离子注入工艺104。在另一实施例中，半导体衬底102也可为N型半导体衬底，并使用镓、硼或其它的P型掺质进行离子注入工艺104。接着，请参照图2，于第一阱106以及第二阱108上分别形成第一隔离区110以及第二隔离区112。在一些实施例中，第一隔离区110与第二隔离区112为场氧化物，其可以硅局部氧化(LocalOxidationofSilicon，LOCOS)工艺或浅沟渠隔离(Shallowtrenchisolation，STI)形成。例如，可于半导体衬底102上先形成图案化的垫层109，露出部分的第一阱106以及第二阱108，上述的垫层109可为垫氧化物层与垫氮化物层的堆叠层。接着，将垫层109作为遮罩，实施一热氧化工艺(未绘示)，于未被垫层109覆盖的第一阱106以及第二阱108上分别形成热氧化物，以作为第一隔离区110与第二隔离区112，如图2所示。在一些实施例中，热氧化工艺可以是干氧化工艺，于约900℃～1100℃的温度下持续约1～2小时，或是湿氧化工艺，于约900℃～1100℃的温度下持续约5～15分钟。在上述条件下形成的第一隔离区1本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，该半导体装置包括：一半导体衬底；一第一阱以及一第二阱，位于该半导体衬底中；一通道区，位于该第一阱以及该第二阱之间且邻近该半导体衬底的上表面；一第一隔离区以及一第二隔离区，分别位于该第一阱以及该第二阱上；一栅极介电层，介于该第一隔离区以及该第二隔离区之间的该半导体衬底上；一栅极电极，其具有一第一部分覆盖部分的该栅极介电层且延伸至该第一隔离区，以及一第二部分覆盖部分的该栅极介电层且延伸至该第二隔离区；一沟槽，分隔该栅极电极的该第一部分与该第二部分且具有一第一宽度，并露出部分的该栅极介电层，其中该沟槽对应位于该通道区与该第一阱的边界上方；以及一第一掺杂区以及一第二掺杂区，分别位于该第一隔离区以及该第二隔离区远离该栅极介电层的一侧。

【技术特征摘要】
1.一种半导体装置，其特征在于，该半导体装置包括：一半导体衬底；一第一阱以及一第二阱，位于该半导体衬底中；一通道区，位于该第一阱以及该第二阱之间且邻近该半导体衬底的上表面；一第一隔离区以及一第二隔离区，分别位于该第一阱以及该第二阱上；一栅极介电层，介于该第一隔离区以及该第二隔离区之间的该半导体衬底上；一栅极电极，其具有一第一部分覆盖部分的该栅极介电层且延伸至该第一隔离区，以及一第二部分覆盖部分的该栅极介电层且延伸至该第二隔离区；一沟槽，分隔该栅极电极的该第一部分与该第二部分且具有一第一宽度，并露出部分的该栅极介电层，其中该沟槽对应位于该通道区与该第一阱的边界上方；以及一第一掺杂区以及一第二掺杂区，分别位于该第一隔离区以及该第二隔离区远离该栅极介电层的一侧。2.如权利要求1所述的半导体装置，其特征在于，该第一隔离区距离该通道区与该第一阱的边界为一第一距离，且其中该第一宽度对该第一距离的比例为0.8～1.2。3.如权利要求1所述的半导体装置，其特征在于，该半导体装置更包括：一对第一间隙壁，分别位于该第一隔离区上的该栅极电极的该第一部分的侧壁上，以及位于该第二隔离区上的该第二部分的侧壁上，其中该等第一...

【专利技术属性】
技术研发人员：林志鸿，李家豪，廖志成，
申请(专利权)人：世界先进积体电路股份有限公司，
类型：发明
国别省市：中国台湾,71