一种半导体器件及其形成方法技术

本申请提供了一种半导体器件和该器件的形成方法，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。

A semiconductor device and a method of forming the same

The invention provides a method for forming a semiconductor device and the device, filled with dielectric material in the gate region of the pseudo second trenches are formed, replacing the dummy gate structure in the prior art, the gate material and the insulating layer, avoiding the capacitance formed between the dummy gate structure in the prior art, the gate material, isolation layer and the collector, causing the input capacitance of the semiconductor device becomes larger, the response speed effect of the semiconductor device, so as to improve the response speed of the semiconductor device.

【技术实现步骤摘要】
一种半导体器件及其形成方法
本申请涉及半导体
，特别涉及一种半导体器件及其形成方法。
技术介绍
绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，简称IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管(即巨型晶体管，简称GTR)的低导通压降两方面的优点，从而被广泛应用到各个领域。现有技术中IGBT器件结构如图1所示，包括：半导体衬底100，半导体衬底100自下而上依次设置有集电区101、漂移区102、电荷聚集层103、和基区104；其中，半导体衬底100上表面设有贯穿所述基区104和电荷聚集层103的栅区和伪栅区，伪栅区位于栅区侧边的预设位置，栅区包括多晶硅层111以及包裹在多晶硅层111外侧的隔离层112和113，伪栅区包括多晶硅层121和位于多晶硅层121与半导体衬底100之间的隔离层122；以及，位于半导体衬底100的上表面内的发射区105；覆盖所述半导体衬底上表面的发射极106和覆盖所述半导体衬底下表面的集电极107。通过在栅区的侧边设置伪栅区，能够屏蔽位于伪栅区背离栅区一侧的基区104内的电场对栅区的影响，进而有效改善电场分布，提高器件的耐压。然而，此种结构的IGBT器件，器件响应速度慢。
技术实现思路
为解决上述技术问题，本申请实施例提供一种半导体器件及其形成方法，提高了器件响应速度。为解决上述问题，本专利技术实施例提供了如下技术方案：一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；所述半导体衬底的第一表面内设有贯穿所述基区的多个第一沟槽和第二沟槽，所述第一沟槽内包括栅极材料和位于所述栅极材料与所述半导体衬底之间的隔离层；所述第二沟槽内填充介质材料；所述半导体衬底的第一表面内设有与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；所述半导体衬底第一表面上设有发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；所述半导体衬底第二表面上设有集电极，所述集电极与所述集电区电连接。优选的，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。优选的，所述介质材料为介电常数K小于或等于11.9的材料。优选的，所述介质材料为二氧化硅、氮化硅、氮氧化硅，或，介电常数K小于或等于3.9的材料。优选的，以相邻2个所述第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间。优选的，所述预设个数的第二沟槽中，至少1个所述第二沟槽内的介质材料接地。优选的，所述预设个数为至少2个。优选的，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区，至少1个所述第一基区接地。一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；在所述半导体衬底的第一表面形成贯穿所述基区的多个第一沟槽和第二沟槽；在所述第二沟槽内填充介质材料；在所述第一沟槽内形成隔离层和栅极材料，所述隔离层位于所述栅极材料与所述半导体衬底之间；在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽的隔离层相接；所述半导体衬底第一表面上形成发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；所述半导体衬底第二表面上形成集电极，所述集电极与所述集电区电连接。优选的，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。优选的，所述在所述第二沟槽内填充介质材料，包括：在所述半导体衬底的第一表面淀积介质材料至所述第二沟槽完全填充介质材料；刻蚀所述第一表面上的介质材料至完全去除所述第一沟槽内的介质材料。优选的，所述在所述半导体衬底的第一表面形成贯穿所述基区的多个第一沟槽和第二沟槽，其中，相邻2个第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；所述在所述半导体衬底的第一表面内形成与所述第一沟槽对应的多个第一导电类型的发射区，其中，所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间。优选的，还包括：将所述预设个数的第二沟槽中的至少1个第二沟槽内的介质材料接地。优选的，还包括：所述预设个数为至少2个，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区；将至少1个所述第一基区接地。与现有技术相比，本专利技术的有益效果为：由于本专利技术半导体器件和该器件的形成方法，在形成伪栅区的所述第二沟槽内填充介质材料，取代了现有技术中伪栅结构中的栅极材料和隔离层，避免了现有技术中伪栅结构中的栅极材料、隔离层和集电极之间形成电容，进而造成所述半导体器件的输入电容变大，影响所述半导体器件的响应速度，从而提高了所述半导体器件的响应速度。附图说明为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是现有技术IGBT器件剖面结构示意图；图2是本专利技术实施例一提供的半导体器件剖面结构示意图；图3是本专利技术实施例二提供的半导体器件剖面结构示意图；图4是本专利技术实施例三提供的半导体器件形成方法的流程图；图5～图7是本专利技术实施例三提供IGBT器件的剖面结构示意图。具体实施方式下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。如
技术介绍
所述，现有技术中IGBT器件通过在栅区侧边的预设位置设置伪栅区，能够屏蔽位于伪栅区背离栅区一侧的基区104内的电场对栅区的影响，进而有效改善电场分布，提高器件的耐压。然而，专利技术人发送，此种结构的IGBT器件，器件响应速度慢。这是由于，伪栅结构中，通常包括栅极材料(如重掺杂多晶硅)和隔离层，而该伪栅结构中的栅极材料、隔离层会与该器件的集电极之间形成电容，该电容在器件工作过程中贡献给输入电容，从而造成半导体器件的输入电容变大，影响所述半导体器件的响应速度，进而提高了导体器件的响应速度。有鉴于此，本专利技术提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；所述半导体衬底的第一表面内设有贯穿所述基区的多个第一沟槽和第二沟槽，所述第一沟槽内包括栅极材料和位于所述栅极材料与所述半导体衬底之间的隔离层；所述第二沟槽内填充介质材料；所述半导体衬底的第一表面内设有与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽内的隔离层相接；所述半导体衬底第一表面上设有发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；所述半导体衬底第二表面上设有集电极，所述集电极与所述集电区电连接。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底包括第一表面和与所述第一表面相对的第二表面，所述第一表面和所述第二表面之间包括第一导电类型的漂移区，所述漂移区和所述第一表面之间包括第二导电类型的基区，所述漂移区和所述第二表面之间包括第二导电类型的集电区；所述半导体衬底的第一表面内设有贯穿所述基区的多个第一沟槽和第二沟槽，所述第一沟槽内包括栅极材料和位于所述栅极材料与所述半导体衬底之间的隔离层；所述第二沟槽内填充介质材料；所述半导体衬底的第一表面内设有与所述第一沟槽对应的多个第一导电类型的发射区，所述发射区与所述第一沟槽内的隔离层相接；所述半导体衬底第一表面上设有发射极和栅电极，所述发射极与所述发射区电连接，所述栅电极与所述栅极材料电连接；所述半导体衬底第二表面上设有集电极，所述集电极与所述集电区电连接。2.根据权利要求1所述的器件，其特征在于，所述第一沟槽的开口尺寸大于所述第二沟槽的开口尺寸。3.根据权利要求2所述的器件，其特征在于，所述介质材料为介电常数K小于或等于11.9的材料。4.根据权利要求2所述的器件，其特征在于，所述介质材料为二氧化硅、氮化硅、氮氧化硅，或，介电常数K小于或等于3.9的材料。5.根据权利要求3或4所述的器件，其特征在于，以相邻2个所述第一沟槽为第一沟槽组，预设个数的第二沟槽位于所述第一沟槽组的一侧的预设位置；所述发射区与所述第一沟槽一一对应设置，且所述发射区位于相邻2个第一沟槽之间。6.根据权利要求5所述的器件，其特征在于，所述预设个数的第二沟槽中，至少1个所述第二沟槽内的介质材料接地。7.根据权利要求6所述的器件，其特征在于，所述预设个数为至少2个。8.根据权利要求7所述的器件，其特征在于，所述预设个数的第二沟槽中，以相邻2个第二沟槽之间的基区为第一基区，至少1个所述第一基区接地。9.一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括第一表...

【专利技术属性】
技术研发人员：罗海辉，刘国友，肖海波，肖强，谭灿健，
申请(专利权)人：株洲中车时代电气股份有限公司，
类型：发明
国别省市：湖南,43