用于金属栅极的制造工艺制造技术

本公开内容的一个方面是一种通过在第二金属栅极型晶体管区域(例如，NMOS)的虚栅极之上形成氮化硅(SiN)层以避免PMOS栅极的CMP过程中的虚栅极损耗来制造金属栅极的方法。该方法可包括在执行图案化工艺以移除PMOS和NMOS区域处的硬掩模之后，在NMOS区域之上形成SiN层；执行图案化工艺切开该PMOS区域并在该PMOS区域中填充栅极材料；执行CMP以抛光PMOS的顶表面使得该抛光在SiN处停止。以此方式，可降低第一铝CMP步骤期间的虚栅极损耗并由此相比于常规方法可以降低虚栅极的初始高度，并且相比于常规方法改善了虚栅极的填充工艺。

Process for manufacturing metal gate

One aspect of this disclosure is a passage in the second metal gate type transistor region (e.g., NMOS) forming the silicon nitride on the virtual grid (SiN) method to avoid virtual grid loss CMP process PMOS gate in the manufacture of metal gate. The method may include in patterning the hard mask process to remove the PMOS and NMOS areas of execution, forming the SiN layer in the NMOS region; perform patterning process of the PMOS region and the gate open filling material in the PMOS region; execute CMP to PMOS so that the top surface of the polishing polishing stopped at SiN. In this way, the virtual gate loss during the first aluminum CMP step can be reduced, and thus the initial height of the virtual gate can be reduced, as compared with the conventional method, and the filling process of the virtual gate is improved compared to the conventional method.

【技术实现步骤摘要】
用于金属栅极的制造工艺
本专利技术涉及半导体工艺与器件。
技术介绍
自从早年德州仪器的JackKilby博士专利技术了集成电路之时起，科学家们和工程师们已经在半导体器件和工艺方面作出了众多专利技术和改进。近50年来，半导体尺寸已经有了明显的降低，这转化成不断增长的处理速度和不断降低的功耗。迄今为止，半导体的发展大致遵循着摩尔定律，摩尔定律大致是说密集集成电路中晶体管的数量约每两年翻倍。现在，半导体工艺正在朝着20nm以下发展，其中一些公司正在着手14nm工艺。这里仅提供一个参考，一个硅原子约为0.2nm，这意味着通过20nm工艺制造出的两个独立组件之间的距离仅仅约为一百个硅原子。半导体器件制造因此变得越来越具有挑战性，并且朝着物理上可能的极限推进。华力微电子有限公司TM是致力于半导体器件和工艺研发的领先的半导体制造公司之一。在制造典型栅极尺寸小于50nm的晶体管时，所谓的“高k/金属栅极”(HKMG)技术已经普及。根据HKMG制造工艺流程，包括在栅电极中的绝缘层由高k材料构成。这与常规的氧化物/多晶硅(poly/SiON)方法相反，在常规的氧化物/多晶硅方法中，栅电极绝缘层通常由氧化物构成，在基于硅的器件情况下优选二氧化硅或氮氧化硅。目前，有两种不同的方法在半导体制造工艺流程中实现HKMG。第一种方法称为栅极-首先，制造工艺流程类似于传统poly/SiON方法过程中采取的流程。首先形成栅电极，包括高k电介质膜和功函数金属膜，继之以后续的晶体管制造阶段，例如，源极区域和漏极区域的限定、部分基板表面的硅化、金属化等等。另一方面，根据也称之为栅极-最后或替换栅极的第二种方案，在存在牺牲虚栅极的情况下执行各个制造阶段，诸如掺杂剂离子注入、源极区域和漏极区域形成以及基板硅化。该虚栅极在高温源极/漏极成型以及所有硅化物退火周期都已执行之后由真实的栅极替代。
技术实现思路
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。根据本专利技术的一方面，提供了一种用于制造半导体器件的金属栅极的方法，该方法包括提供衬底；在该衬底上提供第一金属栅极型晶体管区域和第二金属栅极型晶体管区域，其中该第一金属栅极型晶体管区域和该第二金属栅极型晶体管区域的每一者包括虚栅极；在该第一金属栅极型晶体管区域和该第二金属栅极型晶体管区域周围提供零阶层间介电ILD0层；在该ILD0层之上形成硬掩模层；执行图案化处理以移除部分硬掩模层以露出该第一金属栅极型晶体管区域和该第二金属栅极型晶体管区域处的虚栅极；在该第二金属栅极型晶体管区域处的虚栅极之上形成氮化硅SiN层；执行图案化工艺以移除该第一金属栅极型晶体管区域中的虚栅极并在该第一金属栅极型晶体管区域中形成第一金属栅极，该第一金属栅极为第一金属栅极型；执行第一化学机械抛光(CMP)工艺以抛光该第一金属栅极型晶体管区域中的该第一金属栅极以使得该CMP工艺在该SiN层处停止；以及移除该SiN层。附图说明图1A-1F示出用于制造半导体器件的传统两步法CMP工艺的过程。图2A示出在根据本公开内容的用于制造半导体器件的改进的两步法CMP工艺过程中，在ILD0CMP之后，可执行图案化工艺以露出PMOS和NMOS虚栅极从而移除PMOS和NMOS之上的硬掩模层。图2B示出可在NMOS之上形成氮化硅(SiN)层。图2C示出可在PMOS区域中填充替代材料以形成PMOS栅极并且可执行CMP工艺以抛光该PMOS栅极的顶表面。图2D示出图2B中所示的NMOS之上的SiN层可被移除并且可执行图案化工艺以移除NMOS处的虚栅极。图2E示出可在NMOS区域中填充替代材料以形成NMOS栅极。图2F示出可执行CMP工艺以抛光该NMOS栅极的顶表面。参照以下附图，可实现对各个实施例的本质和优点的进一步理解。在附图中，类似组件或特征可具有相同的附图标记。此外，相同类型的各个组件可通过在附图标记后跟随破折号以及在类似组件间进行区分的副标记来区分。如果在说明书中仅使用第一附图标记，则该描述适用于具有相同第一附图标记的任何一个类似组件而不管副附图标记。具体实施方式本公开内容涉及用于半导体的高k/金属栅极(HKMG)叠层的制造，尤其涉及降低该HKMG叠层形成之后O2向IL中的扩散。给出以下描述以使得本领域技术人员能够实施和使用本专利技术并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本专利技术并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。在以下详细描述中，阐述了许多特定细节以提供对本专利技术的更透彻理解。然而，对于本领域技术人员显而易见的是，本专利技术的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本专利技术。请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。而且，权利要求中未明确表示用于执行特定功能的装置、或用于执行特定功能的步骤的任意组件皆不应被理解为如35USC第112章节第6段中所规定的装置或步骤条款。特别地，在此处的权利要求中使用“….的步骤”或“….的动作”并不表示涉及35USC第112章第6段的规定。注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。高k栅极结构中的金属栅极电极使用铝或铝合金具有成本和性能优势。铝栅极化学机械抛光(CMP)工艺对于制造具有铝栅极的高k金属栅极晶体管是一项非常重要的工艺。为了增加间隙填充空间，铝栅极结构的CMP工艺典型地包括两个CMP步骤：用于P型铝栅极晶体管(PFET)的CMP工艺和用于N型铝栅极晶体管(NFET)的CMP工艺。在用于PFET的CMP工艺中，首先在PMOS区域中移除虚多晶硅。在此步骤期间，随后完成PMOS区域的功函数沉积并且形成PMOS区域的金属栅极。在形成PMOS区域的金属栅极之后，在NMOS区域中移除虚多晶硅，然后完成NMOS区域的功函数沉积并且形成NMOS区域的金属栅极。尽管此两步法的CMP工艺相对较长，但是避免了功函数金属沉积的选择性蚀刻，后者更加难以控制。图1A-1F示出用于制造半导体器件的传统两步法CMP工艺的过程。图1A示出通过此工艺可在衬底之上提供半导体器件100。如图所示，可使用双侧壁间隔物工艺在衬底之上提供间隔物106a-b。出于解说的目的，术语侧壁间隔物可指代第一侧壁间隔物106a和第二侧壁间隔物106b。在一个实施例中，侧壁间隔物106从内向外的顺序结构本文档来自技高网...

【技术保护点】
一种用于制造半导体器件的金属栅极的方法，所述方法包括：提供衬底；在所述衬底上提供第一金属栅极型晶体管区域和第二金属栅极型晶体管区域，其中所述第一金属栅极型晶体管区域和所述第二金属栅极型晶体管区域的每一者包括虚栅极；在所述第一金属栅极型晶体管区域和所述第二金属栅极型晶体管区域周围提供零阶层间介电ILD0层；在所述ILD0层之上形成硬掩模层；执行图案化处理以移除部分硬掩模层以露出所述第一金属栅极型晶体管区域和所述第二金属栅极型晶体管区域处的虚栅极；在所述第二金属栅极型晶体管区域处的虚栅极之上形成氮化硅SiN层；执行图案化工艺以移除所述第一金属栅极型晶体管区域中的虚栅极并在所述第一金属栅极型晶体管区域中形成第一金属栅极，所述第一金属栅极为第一金属栅极型；执行第一化学机械抛光(CMP)工艺以抛光所述第一金属栅极型晶体管区域中的所述第一金属栅极以使得所述CMP工艺在所述SiN层处停止；以及移除所述SiN层。

【技术特征摘要】
1.一种用于制造半导体器件的金属栅极的方法，所述方法包括：提供衬底；在所述衬底上提供第一金属栅极型晶体管区域和第二金属栅极型晶体管区域，其中所述第一金属栅极型晶体管区域和所述第二金属栅极型晶体管区域的每一者包括虚栅极；在所述第一金属栅极型晶体管区域和所述第二金属栅极型晶体管区域周围提供零阶层间介电ILD0层；在所述ILD0层之上形成硬掩模层；执行图案化处理以移除部分硬掩模层以露出所述第一金属栅极型晶体管区域和所述第二金属栅极型晶体管区域处的虚栅极；在所述第二金属栅极型晶体管区域处的虚栅极之上形成氮化硅SiN层；执行图案化工艺以移除所述第一金属栅极型晶体管区域中的虚栅极并在所述第一金属栅极型晶体管区域中形成第一金属栅极，所述第一金属栅极为第一金属栅极型；执行第一化学机械抛光(CMP)工艺以抛光所述第一金属栅极型晶体管区域中的所述第一金属栅极以使得所述CMP工艺在所述SiN层处停止；以及移除所述SiN...

【专利技术属性】
技术研发人员：鲍宇，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31