一种制备多层片式压敏电阻的方法及由其制得的压敏电阻技术

本发明专利技术涉及一种制备多层片式压敏电阻的方法，其中，通过提高多层片式压敏电阻各面的表层阻抗，实现减薄多层片式压敏电阻的上盖及下盖的厚度以及减小内电极两侧的留边宽度的目的，从而实现对多层片式压敏电阻增加内电极层数以及扩大单层内电极的通流面积的目的，使得最终的多层片式压敏电阻制品的性能获得提高。

Method for preparing multilayer chip varistor and pressure-sensitive resistor produced by the same

The invention relates to a method for preparing multilayer chip varistors which, by improving the multilayer chip varistor the surface impedance, achieve thin multilayer chip varistor of the upper cover and the lower cover thickness and reduce the inner electrode on both sides of the edge width, thus realizing the multilayer chip varistor increasing inner electrode objective to expand the inner electrode layers and monolayer flow area, makes the performance of multilayer chip varistor of the final products improved.

【技术实现步骤摘要】
一种制备多层片式压敏电阻的方法及由其制得的压敏电阻本申请要求申请号为CN201610863499.8，专利技术名称为“一种制备多层片式压敏电阻的方法及由其制得的压敏电阻”，申请人为立昌先进科技股份有限公司，申请日为2016年9月29日的专利技术专利申请的国内优先权。
本专利技术涉及一种制备多层片式压敏电阻的方法，尤其涉及一种制备具有提高的通流面积的多层片式压敏电阻的方法及由其制得的压敏电阻。
技术介绍
氧化锌压敏电阻(ZnO-basedvaristor)具有优异的非欧姆特性，应用于电力或电路系统中，作为过电压保护装置使用，以保护电子组件避免遭受瞬间突波的危害。随着电子产品朝向微型化、薄型化、集成化和多功能化的发展，氧化锌压敏电阻已发展到多层片式压敏电阻(下文，简称为MLV)。如图1及图2所示，已知MLV10的结构，包含陶瓷主体20，其内部设有呈交错的内电极30，且该陶瓷主体20的两端各设有一个外电极40，与该陶瓷主体20内部的交错内电极30构成电性连接。其中，所述陶瓷主体20构成三明治结构，由内电极30以外的下层陶瓷(下文，简称为下盖)21、内电极30以内的内层陶瓷(下文，简称为内电极叠层)22及内电极30以外的上层陶瓷(下文，简称为上盖)23共同叠合构成。已知的所述MLV10的制备方法是以多层技术(multilayertechnology)方法制成，包括以下步骤：1.调制以氧化锌(ZnO)颗粒为主要成分的陶瓷浆料(下文，简称为ZnO陶瓷浆料(slurry))；2.使用刮刀成形(tapecasting)方法，将调制的ZnO陶瓷浆料刮成厚度约10～100μm的生胚带(greentape)；3.堆叠数张生胚带(greentape)，经压合，制得厚度达到预定厚度(T)的下盖21(或上盖23)，例如堆叠厚度达200μm的下盖21(或上盖23)；4.对预制的下盖21，以网版印刷印上内电极30；如图1及图2所示，内电极30的印刷方式，是内电极30只有一端连接到下盖21的左端或右端，而内电极30的两侧，则与下盖21的侧面保持间隔一段距离(H)(下文，简称为内电极30的留边宽度(H))；其中，所述内电极30的印刷面积，就是单层内电极30允许因为瞬态电压产生的脉冲电流通过的面积(以下，简称为单层内电极30的通流面积)；内电极30的材料，可为铂(Pt)、钯(Pd)、金(Au)、银(Ag)或镍(Ni)、或以上任两种金属所组成的合金；5.按照两个内电极30之间的间距(G)(下文，简称为内电极间距(G))，对前步骤的下盖21，堆叠一张以上(包括一张)的生胚带(greentape)，直到堆叠的厚度达成预定的内电极间距(G)，再以网版印刷印上内电极30，此刻的内电极30和位于其下层的内电极30是形成交错布置的相对位置(下文，简称为交错的内电极30)，各自的一端，分别连接到还处于堆叠过程中的MLV初胚的左端或右端；6.按照内电极30的预定层数，重复堆叠生胚带(greentape)达到内电极间距(G)的高度以及交错印上内电极30的步骤，直到堆叠制成预定的内电极叠层22；7.将预制的上盖23堆叠到内电极叠层22的上面，使上盖23、内电极叠层22及下盖21三者成为一体，经压合后，制得MLV生胚；8.将MLV生胚放入烧结炉中烧结，烧结温度约800～1000℃。烧结后，制得MLV熟胚；9.将MLV熟胚的两端沾上外电极40，以600-950℃烧结后，即制成所述MLV10；外电极40的材料，可为银(Ag)、铜(Cu)或银钯合金。这种MLV10的缺点，在于其陶瓷主体20的下盖21、内电极叠层22及上盖23使用同质材料制作，故三者的阻抗相同，导致其下盖21(及上盖23)的厚度(T)与内电极30的留边宽度(H)，必须大于内电极间距(G)，也就是，需符合下列条件e～g，才能正常工作：e.内电极间距(G)<下盖21的厚度(T)；f.内电极间距(G)<上盖23的厚度(T)；及g.内电极间距(G)<内电极30的留边宽度(H)。更具体而言，如图2所示，基于所述MLV10的上盖23、内电极叠层22及下盖21三者的阻抗相同，如果其内电极间距(G)的条件，是大于其下盖21(及上盖23)的厚度(T)与内电极30的留边宽度(H)，则电流不会按照正常通路从内电极叠层22里面的多层内电极30通过，也就是，如图2的虚线区域B处所示，将从最上层(或最下层)的内电极30与外电极40之间的最近路径通过，此时电流通过所述MLV10的通流面积最小，当外加电压稍大时，会从图2的虚线区域B处击穿，造成所述MLV10受到破坏。据此，在MLV相同尺寸的前提下，已知MLV10将受限于为了满足上述条件e～g，而不能增加内电极30的层数，也就是，不能增大单层内电极30的通流面积，更不能提高MLV10的整体通流面积。
技术实现思路
有鉴于此，本专利技术的主要目的在于提供一种制备具有提高的通流面积的多层片式压敏电阻的方法，在多层片式压敏电阻(MLV)保持相同尺寸的前提下，将多层片式压敏电阻的下盖、上盖和内电极的留边宽度，采用高阻抗的材料制作，或采用低价离子(碱金属离子)浸泡措施大幅提高该区域的阻抗，使得下盖、上盖的厚度和内电极的留边宽度得以减薄，因此，多层片式压敏电阻(MLV)在相同尺寸下可以增加内电极的层数、增大单层内电极的通流面积和提高整体通流面积，使得多层片式压敏电阻(MLV)的性能获得相应的提高。本专利技术的另一主要目的在于提供一种多层片式压敏电阻，包含陶瓷主体，其内部设有呈交错的内电极，且该陶瓷主体的两端各设有一个外电极，与该陶瓷主体内部的交错内电极构成电性连接，其中，所述陶瓷主体由下盖、内电极叠层及上盖构成三明治结构，且符合下列条件a～d：a.下盖的厚度(t)为0.10～0.99倍的内电极间距(g)；b.上盖的厚度(t)为0.10～0.99倍的内电极间距(g)；c.内电极的留边宽度(h)为0.10～0.99倍的内电极间距(g)；及d.内电极叠层22的内电极间距(g)的阻抗<下盖、上盖及内电极的留边宽度(h)的阻抗。本专利技术为制备具有提高的通流面积的多层片式压敏电阻的方法，在多层片式压敏电阻相同尺寸的前提下，具有以下有益效果：1.增加内电极的层数；2.增大单层内电极的通流面积；及3.提高多层片式压敏电阻的整体通流面积。附图说明图1为现有技术中的多层片式压敏电阻的局部剖面立体图。图2为图1的多层片式压敏电阻的剖面示意图。图3为本专利技术的多层片式压敏电阻的局部剖面立体图。图4为图3的多层片式压敏电阻的剖面示意图。附图标记说明10、15多层片式压敏电阻20陶瓷主体21、24下盖22、25内电极叠层23、26上盖30内电极40外电极B虚线区域G、g内电极间距H、h留边宽度T、t上盖、下盖的厚度具体实施方式如图3及图4所示，本专利技术的多层片式压敏电阻(MLV)15，包含陶瓷主体20，其内部设有呈交错的内电极30，且该陶瓷主体20的两端各设有外电极40，与该陶瓷主体20内部的交错内电极30构成电性连接，其中，所述陶瓷主体20由下盖24、内电极叠层25及上盖26构成三明治结构，且符合下列条件a～d：a.下盖的厚度(t)为0.10～0.99倍的内电极间距(g)；b.上盖的厚度(t)为0.10～0.99倍本文档来自技高网...

【技术保护点】
一种制备具有提高的通流面积的多层片式压敏电阻的方法，其特征在于，包括以下步骤：1)调制ZnO陶瓷浆料；2)将预制ZnO陶瓷浆料刮成10～100μm厚的生胚带；3)堆叠所述生胚带，经压合制得厚度达到预定厚度(t)的下盖或上盖；4)对预制的下盖印上内电极，且内电极留下留边宽度(h)；5)堆叠所述生胚带，直到堆叠厚度达成预定的内电极间距(g)，再印上交错的内电极；6)按照内电极的预定层数，重复堆叠内电极间距(g)以及印上交错的内电极的步骤，直到制成达到预定内电极层数的内电极叠层，且满足下列条件：a、所述下盖及所述上盖的厚度(t)，小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍；及b、所述内电极的留边宽度(h)，小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍；7)将预制的上盖堆叠到内电极叠层的上面，使下盖、内电极叠层及上盖三者成为一体，经压合后，制得多层片式压敏电阻生胚；8)将多层片式压敏电阻生胚放入烧结炉中烧结，烧结温度介于800～1000℃，制得多层片式压敏电阻熟胚；9)将制得的多层片式压敏电阻熟胚放入5～80％浓度的碱金属离子溶液中，浸泡至少2分钟后，经烘干，在温度介于650～900℃下，进行高温扩渗碱金属离子步骤；10)对步骤9)制得的多层片式压敏电阻熟胚的两端，沾上外电极，以600‑950℃烧结后，制得所述多层片式压敏电阻。...

【技术特征摘要】
2016.09.29 CN 20161086349981.一种制备具有提高的通流面积的多层片式压敏电阻的方法，其特征在于，包括以下步骤：1)调制ZnO陶瓷浆料；2)将预制ZnO陶瓷浆料刮成10～100μm厚的生胚带；3)堆叠所述生胚带，经压合制得厚度达到预定厚度(t)的下盖或上盖；4)对预制的下盖印上内电极，且内电极留下留边宽度(h)；5)堆叠所述生胚带，直到堆叠厚度达成预定的内电极间距(g)，再印上交错的内电极；6)按照内电极的预定层数，重复堆叠内电极间距(g)以及印上交错的内电极的步骤，直到制成达到预定内电极层数的内电极叠层，且满足下列条件：a、所述下盖及所述上盖的厚度(t)，小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍；及b、所述内电极的留边宽度(h)，小于所述内电极间距(g)的厚度并且大于或等于所述内电极间距(g)的厚度的0.1倍；7)将预制的上盖堆叠到内电极叠层的上面，使下盖、内电极叠层及上盖三者成为一体，经压合后，制得多层片式压敏电阻生胚；8)将多层片式压敏电阻生胚放入烧结炉中烧结，烧结温度介于800～1000℃，制得多层片式压敏电阻熟胚；9)将制得的多层片式压敏电阻熟胚放入5～80％浓度的碱金属离子溶液中，浸泡至少2分钟后，经烘干，在温度介于650～900℃下，进行高温扩渗碱金属离子步骤；10)对步骤9)制得的多层片式压敏电阻熟胚的两端，沾上外电极，以600-950℃烧结后，制得所述多层片式压敏电阻。2.根据权利要求1所述的方法，其中，步骤9)的碱金属离子溶液选自锂、钠、钾、铷、铯或钫离子溶液。3.根据权利要求1所述的方法，其中，所述内电极的材料选自铂、钯、金、银或镍中的一种金属或两种以上的金属合金；所述外电极的材料选自银、铜或银钯...

【专利技术属性】
技术研发人员：连清宏，朱颉安，徐志贤，方廷毅，许鸿宗，
申请(专利权)人：立昌先进科技股份有限公司，
类型：发明
国别省市：中国台湾,71