一种自校准可扩展性SRAM延时测试电路制造技术

本发明专利技术公开了一种自校准可扩展性SRAM延时测试电路，包括：存储器模块，通过外围控制器选择有效的存储器；输出选择模块，根据需要选择不同的存储器模块的输出进行时序检测；延时时钟选择模块，通过输入不同的地址信号，输出控制信号至数据缓存和选择模块以获得不同的延时时钟；延时模块，对时钟进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟输出至时序电路检测模块；数据缓存和选择模块，缓存由延时模块输出的各个初始延时时钟，并在控制信号控制下选择不同的延时时钟进行后续测试；时序电路检测模块，对时钟及参考时钟、延时时钟及参考时钟进行校准、对存储器模块的输出及延时时钟进行时序检测判定。

A self calibrating and extensible SRAM delay test circuit

The invention discloses a self calibrating scalable SRAM delay test circuit includes a memory module, select a valid memory through the peripheral controller; the output selection module, the timing detection output according to need to choose different memory modules; delay clock selection module, by inputting different address signal and outputs a control signal to the data cache and selection module to obtain different delay clock; time delay module, multi delay of the clock, the output delay at all levels to the data cache and selection module, and generates a reference clock output to the timing circuit detection module; data cache and cache module, initial time delay by each clock delay module output, and subsequent testing choose a different time delay in the control signal to control the clock; timing circuit detection module, the clock and reference The clock, delay clock and reference clock are calibrated, and the output of the memory module and the time delay clock are checked and determined.

【技术实现步骤摘要】
一种自校准可扩展性SRAM延时测试电路
本专利技术涉及一种延时测试电路，特别是涉及一种自校准可扩展性SRAM(StaticRandomAccessMemory，静态随机存取存储器)延时测试电路。
技术介绍
随着半导体尺寸越来越小，系统芯片的集成度越来越高，SRAM的应用范围越来越广泛，对于电路的速度和性能要求也随之变高，因此，对于延时测试的精度要求也随之提高。同时，对于设计到测试验证，测试结果反馈到设计的改进，这个周期缩短的需求也随之变得强烈。那么设计一款集高精度，自校准，可扩展并且可以给多数存储模块使用的测试电路是有实际意义和效益的现有的SRAM及存储产品的延时测试验证技术通常通过测试机台，使用扫描strobe点的方法对SRAM输出进行高频率的扫描，从而得到输出的变化曲线，再通过和输入CLK信号的延时比较得出是否符合设计时序标准，由于这种测试验证方法需要高精度的测试机台和一定时间跨度内的连续扫描，在测试时间成本，测试机台使用率和折旧率成本上是非常大的一种消耗。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之目的在于提供一种自校准可扩展性SRAM延时测试电路，其可自动侦测出SRAM的延时数据并通过稳定数值的方式进行输出，可以降低对测试机台的高精度要求和减少测试时间上的消耗，并到达片内高精度(30ps)的测试验证能力。为达上述及其它目的，本专利技术提出一种自校准可扩展性SRAM延时测试电路，包括：存储器模块，用于根据不同测试情况的需要，通过外围控制器选择有效的存储器以利于后续电路对其输出进行时序检测；输出选择模块，用于根据需要选择不同的存储器模块的输出进行时序检测；延时时钟选择模块，用于通过输入不同的地址信号，输出控制信号至数据缓存和选择模块，以获得不同的延时时钟CLKD[x]；延时模块，用于对时钟CLK进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟CLK_REF输出至时序电路检测模块；数据缓存和选择模块，用于缓存由该延时模块输出的各个初始延时时钟，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，输出延时时钟CLKD[x]至该时序电路检测模块；时序电路检测模块，用于对该时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对该存储器模块的输出及延时时钟CLKD[x]进行时序检测判定。进一步地，该延时模块包含1024个延时单元，其各级延时输出为K[1023:0]，最后一级输出该参考时钟CLK_REF。进一步地，该数据缓存和选择模块用于缓存由该延时模块输出的1024个初始延时时钟K[1023:0]，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，其输出为10个延时时钟CLK_D[9:0]。进一步地，该时序电路检测模块包括多个检测单元，每个检测单元包含时钟输入多路选择器、数据输入多路选择器以及D触发器。进一步地，该时钟CLK连接该数据输入多路选择器的数据输入之一端，该延时时钟CLK_D[9:0]连接至该数据输入多路选择器的数据输入的另一端，该基准时钟CLKREF连接至该时钟输入多路选择器的数据输入之一端，该输出选择模块的输出数据连接至该时钟输入多路选择器的数据输入之另一端，时钟选择信号SLCLK[1:0]连接至时钟和数据输入多路选择器的控制端，该时钟输入多路选择器的输出连接至该D触发器的时钟端，该数据输入多路选择器的输出连接至该D触发器的数据端，该时序电路检测模块的D触发器的输出即检测输出QD[x]。进一步地，时钟选择控制信号DADR[6:0]连接至该延时时钟选择模块的输入端，经译码后得到的延时时钟选择信号DS[99:0]连接至该数据缓存和选择模块的控制输入端和时序电路检测模块的控制输入端。进一步地，所述时钟选择信号SLCLK[1:0]选择该时钟CLK作为检测单元的数据输入，选择该参考时钟CLKREF作为检测单元的时钟输入，通过改变输入时钟CLK的周期T，与该参考时钟CLK_REF进行校准，一旦CLK与CLK_REF上升沿对齐，则1024T1＝CLK的周期，从而得到T1，其中T1为1个延时单元的延时。进一步地，通过解码器对该延时时钟CLKD选取与参考时钟CLK_REF进行校准，通过二元一次方程组，通过已知T1得出T3和T2，T3为时序检测电路模块中的逻辑延时，T2为该数据缓存和选择模块中的缓存延时。进一步地，通过对该存储器模块的输出与CLKD进行时序检测，通过配置解码器输入，得到该存储器模块的精确延时数据。进一步地，该存储器模块包含多个用于被检测的存储器阵列。与现有技术相比，本专利技术一种自校准可扩展性SRAM延时测试电路可以有效地在芯片内部对电路时序进行检测，检测速度快，数字化程度高，结果清晰，便于分析，本专利技术可以成为高速存储时序检测的解决方案，避免了高速时序测试对测试机台性能和精度过高的要求，而且大大减少了测试机台时序测试的时间，提升了测试效率，降低测试成本。附图说明图1为本专利技术一种自校准可扩展性SRAM延时测试电路的结构示意图；图2为本专利技术具体实施例中延时模块40的细部结构图；图3为本专利技术具体实施例中时序电路检测模块各检测单元的细部结构图；图4为本专利技术具体实施例中时钟CLK和参考时钟CLK_REF校准时序示意图；图5为本专利技术具体实施例中单位延时时钟CLKD和参考时钟CLK_REF校准示意图。具体实施方式以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本专利技术的精神下进行各种修饰与变更。图1为本专利技术一种自校准可扩展性SRAM延时测试电路的结构示意图。如图1所示，本专利技术一种自校准可扩展性SRAM延时测试电路，包括：存储器模块(MEM_TOP)10、输出选择模块(QSL0)20、延时时钟选择模块(DEC_TOP)30、延时模块(DCHAIN_TOP)40、数据缓存和选择模块(DCHAIN_BUF_TOP)50以及时序电路检测模块(DL10_TOP)60。其中，存储器模块(MEM_TOP)10主要包含了需要被检测的存储器阵列(SRAMinstance)，用于根据不同测试情况的需要，通过外围控制器(未示出)选择有效的存储器(SRAM)以利于后续电路对其输出QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]进行时序检测；输出选择模块(QSL0)20为通用选择模块，用于根据需要选择不同的SRAM的输出QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]进行时序检测，其输出为32位数据Q[31:0]；延时时钟选择模块(DEC_TOP)30为通用选择解码器，用于通过输入不同的地址信号DADR[6:0]，输出控制信号DS[99:0]至数据缓存和选择模块50，以获得不同的延时时钟CLKD[x](对应不同的时序电路的有延时的时钟信号)；延时模块(DCHAIN_TOP)40包含1024个延时单元(delaystage)，其各级延时输出为K[1023:0]，最后一级K1023对应模块最终输出CLK_RE本文档来自技高网...

【技术保护点】
一种自校准可扩展性SRAM延时测试电路，包括：存储器模块，用于根据不同测试情况的需要，通过外围控制器选择有效的存储器以利于后续电路对其输出进行时序检测；输出选择模块，用于根据需要选择不同的存储器模块的输出进行时序检测；延时时钟选择模块，用于通过输入不同的地址信号，输出控制信号至数据缓存和选择模块，以获得不同的延时时钟CLKD[x]；延时模块，用于对时钟CLK进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟CLK_REF输出至时序电路检测模块；数据缓存和选择模块，用于缓存由该延时模块输出的各个初始延时时钟，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，输出延时时钟CLKD[x]至该时序电路检测模块；时序电路检测模块，用于对该时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对该存储器模块的输出及延时时钟CLKD[x]进行时序检测判定。

【技术特征摘要】
1.一种自校准可扩展性SRAM延时测试电路，包括：存储器模块，用于根据不同测试情况的需要，通过外围控制器选择有效的存储器以利于后续电路对其输出进行时序检测；输出选择模块，用于根据需要选择不同的存储器模块的输出进行时序检测；延时时钟选择模块，用于通过输入不同的地址信号，输出控制信号至数据缓存和选择模块，以获得不同的延时时钟CLKD[x]；延时模块，用于对时钟CLK进行多级延时，其各级延时输出至数据缓存和选择模块，并产生参考时钟CLK_REF输出至时序电路检测模块；数据缓存和选择模块，用于缓存由该延时模块输出的各个初始延时时钟，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，输出延时时钟CLKD[x]至该时序电路检测模块；时序电路检测模块，用于对该时钟CLK及参考时钟CLK_REF、延时时钟CLKD[x]及参考时钟CLK_REF进行校准、对该存储器模块的输出及延时时钟CLKD[x]进行时序检测判定。2.如权利要求1所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该延时模块包含1024个延时单元，其各级延时输出为K[1023:0]，最后一级输出该参考时钟CLK_REF。3.如权利要求2所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该数据缓存和选择模块用于缓存由该延时模块输出的1024个初始延时时钟K[1023:0]，并在该延时时钟选择模块输出的控制信号控制下选择不同的延时时钟进行后续测试，其输出为10个延时时钟CLK_D[9:0]。4.如权利要求2所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该时序电路检测模块包括多个检测单元，每个检测单元包含时钟输入多路选择器、数据输入多路选择器以及D触发器。5.如权利要求4所述的一种自校准可扩展性SRAM延时测试电路，其特征在于：该时钟CLK连接该数据输入多路选择器的数据输入之一端，该延时时钟...

【专利技术属性】
技术研发人员：徐迪宇，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31