一种像素电路、阵列基板、显示装置及其控制方法制造方法及图纸

本发明专利技术实施例提供一种像素电路、阵列基板、显示装置及其控制方法，涉及显示技术领域，可降低显示装置的功耗。该像素电路包括由n个亚像素显示单元组成的像素显示单元，n≥3；还包括：数据信号控制单元，所述数据信号控制单元与所述像素显示单元和驱动该像素显示单元的n条数据线连接，且与控制线连接，用于在所述控制线输入第一控制信号时，将n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，在所述控制线输入第二控制信号时，将驱动所述像素显示单元的n条数据线中的一条与该像素显示单元中的至少一个所述亚像素显示单元连通；其中，所述第一控制信号和所述第二控制信号互为高电平信号和低电平信号。用于降低显示装置功耗。

A pixel circuit, an array substrate, a display device, and a control method thereof

The embodiment of the invention provides a pixel circuit, an array substrate, a display device and a control method thereof, relating to the display technology field, and reducing the power consumption of the display device. The pixel circuit includes N sub pixel pixel display unit display unit, n = 3; also includes a data signal control unit, the data signal control unit and the pixel display unit and driving the pixel display unit of the N data lines connected, and connected with the control line, used in the the first line of control input control signal, the N pixel display unit is respectively connected with the drive N pixel display unit n data lines connected to the control line second input control signal, will drive the pixel display unit n one of the data lines and the pixel display unit at least one of the sub pixel display unit connected; among them, the first control signal and the second control signal is high level signal and low level signal. Used to reduce the power consumption of display devices.

【技术实现步骤摘要】
一种像素电路、阵列基板、显示装置及其控制方法
本专利技术涉及显示
，尤其涉及一种像素电路、阵列基板、显示装置及其控制方法。
技术介绍
随着科学技术的快速进步，各种显示装置逐渐发展起来，消费者对显示装置的要求也越来越高，例如要求显示装置具有较低的功耗。现有的显示装置中的阵列基板，如图1所示，包括多条栅线(G1、G2、G3……Gt-1、Gt)和多条数据线(D1、D2、D3……Ds-1、Ds)，以及由多条栅线和多条数据线限定的多个亚像素区域，每个亚像素区域包括一个亚像素显示单元101，n个亚像素区域构成一个像素区域01，其中，n≥3，每个像素区域01包括n个亚像素显示单元101。在进行显示时，栅线逐行进行扫描，当栅线扫描到某一行时，各条数据线上的信号将分别输入到与该行扫描线相连的多个亚像素显示单元101。然而，由于栅线扫描到某一行时，每条数据线上的信号只能输入到一个亚像素显示单元101，从而导致显示装置的功耗较高。
技术实现思路
本专利技术的实施例提供一种像素电路、阵列基板、显示装置及其控制方法，可降低显示装置的功耗。为达到上述目的，本专利技术的实施例采用如下技术方案：第一方面，提供一种像素电路，包括：由n个亚像素显示单元组成的像素显示单元，n≥3；还包括：数据信号控制单元，所述数据信号控制单元与所述像素显示单元和驱动该像素显示单元的n条数据线连接，且与控制线连接，用于在所述控制线输入第一控制信号时，将n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，在所述控制线输入第二控制信号时，将驱动所述像素显示单元的n条数据线中的一条与该像素显示单元中的至少一个所述亚像素显示单元连通；其中，所述第一控制信号和所述第二控制信号互为高电平信号和低电平信号。优选的，所述数据信号控制单元包括：n个第一开关，每个所述第一开关与一个所述亚像素显示单元和一条数据线连接，n个第一开关还与所述控制线相连，每个所述第一开关用于在所述控制线输入第一控制信号时闭合，使与第一开关相连的亚像素显示单元和数据线连通，在所述控制线输入第二控制信号时断开。进一步优选的，所述第一开关为第一晶体管，所述第一晶体管的栅极与所述控制线相连，第一极与所述亚像素显示单元相连，第二极与所述数据线相连。优选的，所述数据信号控制单元包括：一个第二开关，所述第二开关与所述像素显示单元中的一个亚像素显示单元以及驱动所述像素显示单元的数据线中的一条相连，且与所述控制线相连，用于在所述控制线输入第二控制信号时闭合，将与所述第二开关相连的亚像素显示单元和数据线连通，在所述控制线输入第一控制信号时断开。进一步优选的，所述第二开关为第二晶体管；所述第二晶体管的栅极与所述控制线相连，第一极与所述像素显示单元中的一个亚像素显示单元相连，第二极与驱动所述像素显示单元的数据线中的一条相连。优选的，当所述数据信号控制单元包括第一晶体管时，第一晶体管为N型晶体管，第二晶体管为P型晶体管；或者，第一晶体管为P型晶体管，第二晶体管为N型晶体管。优选的，所述数据信号控制单元包括：n个第三开关，所述n个第三开关与驱动该像素显示单元的数据线中的一条相连，每个所述第三开关与所述像素显示单元中的一个亚像素显示单元及所述控制线相连，每个所述第三开关用于在所述控制线输入第二控制信号时闭合，使与所述第三开关相连的数据线和所述亚像素显示单元连通，在所述控制线输入第一控制信号时断开。进一步优选的，所述第三开关为第三晶体管；所述第三晶体管的栅极与所述控制线相连，第一极与所述像素显示单元中一个亚像素显示单元相连，第二极与驱动该像素显示单元的数据线中的一条相连。优选的，当所述数据信号控制单元包括第一晶体管时，第一晶体管为N型晶体管，第三晶体管为P型晶体管；或者，第一晶体管为P型晶体管，第三晶体管为N型晶体管。第二方面，提供一种阵列基板，包括多条数据线和多条栅线，以及由所述多条数据线和所述多条栅线绝缘交叉限定的多个亚像素区域，n个亚像素区域构成一个像素区域，所述阵列基板还包括：与所述多条数据线交叉设置的多条控制线，在每个所述像素区域内设置有上述的像素电路，沿所述栅线方向分布的每排像素电路与一条所述控制线相连。优选的，像素显示单元包括第一亚像素显示单元、第二亚像素显示单元和第三亚像素显示单元；所述数据信号控制单元包括第二开关时，沿所述栅线方向，相邻的三个像素区域内，所述第二开关分别与不同的亚像素显示单元相连。第三方面，提供一种显示装置，包括上述阵列基板；所述显示装置还包括视点追踪模块和控制模块；所述视点追踪模块，用于获取显示装置上的视点位置；所述控制模块，用于向第一控制线输入第一控制信号，以使视点位置处的n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，所述第一控制线为与视点位置处的像素电路连接的控制线；或者向第二控制线输入第二控制信号，以使驱动所述像素显示单元的n条数据线中的一条与该像素显示单元中的至少一个所述亚像素显示单元连通，所述第二控制线为除所述第一控制线以外的控制线；所述第一控制信号和所述第二控制信号互为高电平信号和低电平信号。第四方面，提供一种上述的显示装置的控制方法，所述方法包括：获取显示装置上的视点位置；向第一控制线输入第一控制信号，以使视点位置处的n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，所述第一控制线为与视点位置处的像素电路连接的控制线；或者向第二控制线输入第二控制信号，以使驱动所述像素显示单元的n条数据线中的一条与该像素显示单元中的至少一个所述亚像素显示单元连通，所述第二控制线为除所述第一控制线以外的控制线；所述第一控制信号和所述第二控制信号互为高电平信号和低电平信号。本专利技术实施例提供一种像素电路、阵列基板、显示装置及其控制方法，像素电路包括数据信号控制单元，数据信号控制单元可以在控制线输入第一控制信号时，将n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，此时一条数据线上的信号可以流向一个亚像素显示单元，从而可以使每个亚像素显示单元进行正常显示。数据信号控制单元还可以在控制线输入第二控制信号时，将驱动像素显示单元的n条数据线中的一条与像素显示单元中的至少一个亚像素显示单元连通，此时由于只将驱动像素显示单元的n条数据线中的一条与像素显示单元中的至少一个亚像素显示单元连通，而其他数据线并没有与亚像素显示单元连通，因而其它数据线上的信号不能流向亚像素显示单元，因此当将该像素电路应用于显示装置中，在控制线输入第二控制信号时，可降低显示装置的功耗。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为现有技术提供的一种阵列基板的结构示意图；图2为本专利技术实施例提供的一种阵列基板的结构示意图；图3为本专利技术实施例提供的一种像素电路的结构示意图一；图4为本专利技术实施例提供的一种像素电路具体的结构示意图一；图5为本专利技术实施例提供的一种像素电路的结构示意图二；图6为本专利技术实施例提供的一种像素电路具体的结构示意图二；图7为本专利技术实施例提供的一种显示装本文档来自技高网...

【技术保护点】
一种像素电路，其特征在于，包括：由n个亚像素显示单元组成的像素显示单元，n≥3；还包括：数据信号控制单元，所述数据信号控制单元与所述像素显示单元和驱动该像素显示单元的n条数据线连接，且与控制线连接，用于在所述控制线输入第一控制信号时，将n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，在所述控制线输入第二控制信号时，将驱动所述像素显示单元的n条数据线中的一条与该像素显示单元中的至少一个所述亚像素显示单元连通；其中，所述第一控制信号和所述第二控制信号互为高电平信号和低电平信号。

【技术特征摘要】
1.一种像素电路，其特征在于，包括：由n个亚像素显示单元组成的像素显示单元，n≥3；还包括：数据信号控制单元，所述数据信号控制单元与所述像素显示单元和驱动该像素显示单元的n条数据线连接，且与控制线连接，用于在所述控制线输入第一控制信号时，将n个亚像素显示单元分别与驱动n个亚像素显示单元的n条数据线连通，在所述控制线输入第二控制信号时，将驱动所述像素显示单元的n条数据线中的一条与该像素显示单元中的至少一个所述亚像素显示单元连通；其中，所述第一控制信号和所述第二控制信号互为高电平信号和低电平信号。2.根据权利要求1所述的像素电路，其特征在于，所述数据信号控制单元包括：n个第一开关，每个所述第一开关与一个所述亚像素显示单元和一条数据线连接，n个第一开关还与所述控制线相连，每个所述第一开关用于在所述控制线输入第一控制信号时闭合，使与第一开关相连的亚像素显示单元和数据线连通，在所述控制线输入第二控制信号时断开。3.根据权利要求2所述的像素电路，其特征在于，所述第一开关为第一晶体管，所述第一晶体管的栅极与所述控制线相连，第一极与所述亚像素显示单元相连，第二极与所述数据线相连。4.根据权利要求1-3任一项所述的像素电路，其特征在于，所述数据信号控制单元包括：一个第二开关，所述第二开关与所述像素显示单元中的一个亚像素显示单元以及驱动所述像素显示单元的数据线中的一条相连，且与所述控制线相连，用于在所述控制线输入第二控制信号时闭合，将与所述第二开关相连的亚像素显示单元和数据线连通，在所述控制线输入第一控制信号时断开。5.根据权利要求4所述的像素电路，其特征在于，所述第二开关为第二晶体管；所述第二晶体管的栅极与所述控制线相连，第一极与所述像素显示单元中的一个亚像素显示单元相连，第二极与驱动所述像素显示单元的数据线中的一条相连。6.根据权利要求5所述的像素电路，其特征在于，当所述数据信号控制单元包括第一晶体管时，第一晶体管为N型晶体管，第二晶体管为P型晶体管；或者，第一晶体管为P型晶体管，第二晶体管为N型晶体管。7.根据权利要求1-3任一项所述的像素电路，其特征在于，所述数据信号控制单元包括：n个第三开关，所述n个第三开关与驱动该像素显示单元的数据线中的一条相连，每个所述第三开关与所述像素显示单元中的一个亚像素显示单元及所述控制线相连，每个所述第三开关用于在所述控制线输入第二控制信号时闭合，使与所述第三开关相连的数据线和所述亚像素显示单元连通，在所述控制线输入...

【专利技术属性】
技术研发人员：肖丽，刘冬妮，陈小川，杨盛际，王磊，卢鹏程，付杰，岳晗，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11