一种像素电路制造技术

本发明专利技术主要是关于一种像素电路，包括第一子像素电路和第二子像素电路，第一子像素电路具有的一个第一发光元件在一帧周期的前半帧周期内发光，第二子像素电路具有的一个第二发光元件在一帧周期的后半帧周期内发光。

Pixel circuit

The invention is mainly about a pixel circuit includes a first sub pixel circuit and second sub pixel circuit, a first pixel circuit has a first light emitting element emits light in the first half frame period of one frame period, a second second pixel circuit with the light-emitting device in the second frame period of one frame period in.

【技术实现步骤摘要】
一种像素电路
本专利技术主要是关于显示器领域，更确切地说，是关于AMOLED像素电路区域的设计。
技术介绍
在现有技术的像素电路设计中，为了补偿驱动TFT薄膜晶体管的阈值电压，通常会采用补偿电路，例如在常规的6T1C像素电路中，主要采用由六个PMOS薄膜晶体管和一个存储电容Cs构成一个单独的带有补偿效果的像素电路。一般而言像素电路中驱动发光二极管的驱动晶体管相当于源随器件，其尺寸一般比较大，因此像素电路的整体尺寸不可避免地增加。现有技术存在的主要矛盾是，像素电路中的驱动晶体管和存储电容需要占用较大的面积，这极大的限制了显示面板的分辨率，因此在几乎不增加屏幕显示面板尺寸的同时，有必要提供一种新像素电路来提高面板的分辨率。
技术实现思路
在一个可选实施例中，本专利技术提供过了一种像素电路，包括第一子像素电路和第二子像素电路，所述第一子像素电路具有的一个第一发光元件在一帧周期的前半帧周期内发光，所述第二子像素电路具有的一个第二发光元件在所述帧周期的后半帧周期内发光。上述的一种像素电路，所述第一子像素电路包括：连接在一个第一节点和一个第一电压输入端之间的存储电容；连接在所述第一节点和一个第二电压输入端之间的第一晶体管；连接在一个第二节点和一个数据线输入端之间的第三晶体管；串联在所述第一发光元件的阳极和所述第二节点之间的第四、第六晶体管；其中所述第六晶体管的控制端连接到所述第一节点处；连接在第四、第六晶体管互连处的一个第三节点和所述第一节点之间的第二晶体管；连接在所述第二节点和所述数据线输入端之间的第五晶体管。上述的一种像素电路，第二子像素电路包括：连接在所述第三节点和所述第二发光元件的阳极之间的第七晶体管；与所述第五晶体管并联的一个第八晶体管。上述的一种像素电路，一个第一电源电压输入到所述第一电压输入端，一个第二电源电压输入到所述第一、第二发光元件各自的阴极；一个第一扫描信号耦合到所述第一晶体管的控制端，一个第二扫描信号同时耦合到所述第二、第三晶体管的控制端；一个第一使能信号同时耦合到所述第四、第五晶体管的控制端，一个第二使能信号同时耦合到所述第七、第八晶体管的控制端；一个数据电压信号输入至所述第三晶体管的第一端，所述第三晶体管的第二端连接到所述第二节点，以及一个参考电压输入至所述第一晶体管的第一端，所述第一晶体管的第二端连接到所述第一节点。上述的一种像素电路，在所述前半帧周期，具有第一逻辑状态的所述第二使能信号一直将所述第七、第八晶体管关断，以关断第二发光元件；在所述后半帧周期，具有第一逻辑状态的所述第一使能信号一直将所述第四、第五晶体管关断，以关断第一发光元件。上述的一种像素电路，在所述前半帧周期，在一个存储电容初始化阶段，所述第一扫描信号具有第二逻辑状态而将所述第一晶体管接通，并将所述第一节点的电位初始化到所述参考电压水准；之后在一个数据电压信号写入阶段，所述第二扫描信号具有第二逻辑状态而将所述第二、第三和第六晶体管接通，以在所述第一节点写入所述数据电压信号；然后在一个发光阶段，所述第一使能信号具有第二逻辑状态而将所述第四、第五和第六晶体管接通，使第一发光元件发光。上述的一种像素电路，在所述后半帧周期，在一个存储电容初始化阶段，所述第一扫描信号具有第二逻辑状态而将所述第一晶体管接通，并将所述第一节点的电位初始化到所述参考电压水准；之后在一个数据电压信号写入阶段，所述第二扫描信号具有第二逻辑状态而将所述第二、第三和第六晶体管接通，以在所述第一节点写入所述数据电压信号；然后在一个发光阶段，所述第二使能信号具有第二逻辑状态而将所述第六、第七和第八晶体管接通，使第二发光元件发光。上述的一种像素电路，所述第一至第八晶体管均为PMOS晶体管，以及所述第一逻辑状态是高电平状态，所述第二逻辑状态是低电平逻辑状态。在另一个可选实施例中，本专利技术提供的一种像素电路，包括第一子像素电路和第二子像素电路；其中，所述第一子像素电路包括一个第一发光元件，所述第一发光元件在第一帧周期内发光；所述第二子像素电路包括一个第二发光元件，所述第二发光元件在第二帧周期内发光，所述第二帧周期不与所述第一帧周期相互重叠。上述的像素电路，所述第二帧周期接续于所述第一帧周期之后。上述的像素电路，所述第一子像素电路包括：连接在一个第一节点和一个第一电压输入端之间的存储电容；连接在所述第一节点和一个第二电压输入端之间的第一晶体管；连接在一个第二节点和一个数据线输入端之间的第三晶体管；串联在所述第一发光元件的阳极和所述第二节点之间的第四、第六晶体管；其中所述第六晶体管的控制端连接到所述第一节点处；连接在第四、第六晶体管互连处的一个第三节点和所述第一节点之间的第二晶体管；连接在所述第二节点和所述数据线输入端之间的第五晶体管。上述的像素电路，第二子像素电路包括：连接在所述第三节点和所述第二发光元件的阳极之间的第七晶体管；与所述第五晶体管并联的一个第八晶体管。上述的像素电路，一个第一电源电压输入到所述第一电压输入端，一个第二电源电压输入到所述第一、第二发光元件各自的阴极；一个第一扫描信号耦合到所述第一晶体管的控制端，一个第二扫描信号同时耦合到所述第二、第三晶体管的控制端；一个第一使能信号同时耦合到所述第四、第五晶体管的控制端，一个第二使能信号同时耦合到所述第七、第八晶体管的控制端；一个数据电压信号输入至所述第三晶体管的第一端，所述第三晶体管的第二端连接到所述第二节点，以及一个参考电压输入至所述第一晶体管的第一端，所述第一晶体管的第二端连接到所述第一节点。上述的像素电路，在所述前半帧周期，具有第一逻辑状态的所述第二使能信号一直将所述第七、第八晶体管关断，以关断第二发光元件；在所述后半帧周期，具有第一逻辑状态的所述第一使能信号一直将所述第四、第五晶体管关断，以关断第一发光元件。上述的像素电路，在所述前半帧周期，在一个存储电容初始化阶段，所述第一扫描信号具有第二逻辑状态而将所述第一晶体管接通，并将所述第一节点的电位初始化到所述参考电压水准；之后在一个数据电压信号写入阶段，所述第二扫描信号具有第二逻辑状态而将所述第二、第三和第六晶体管接通，以在所述第一节点写入所述数据电压信号；然后在一个发光阶段，所述第一使能信号具有第二逻辑状态而将所述第四、第五和第六晶体管接通，使第一发光元件发光。上述的像素电路，在所述后半帧周期，在一个存储电容初始化阶段，所述第一扫描信号具有第二逻辑状态而将所述第一晶体管接通，并将所述第一节点的电位初始化到所述参考电压水准；之后在一个数据电压信号写入阶段，所述第二扫描信号具有第二逻辑状态而将所述第二、第三和第六晶体管接通，以在所述第一节点写入所述数据电压信号；然后在一个发光阶段，所述第二使能信号具有第二逻辑状态而将所述第六、第七和第八晶体管接通，使第二发光元件发光。上述的像素电路，所述第一至第八晶体管均为PMOS晶体管，以及所述第一逻辑状态是高电平状态，所述第二逻辑状态是低电平逻辑状态。附图说明阅读以下详细说明并参照以下附图之后，本专利技术的特征和优势将显而易见：图1是本专利技术中像素电路的基本架构；图2是像素电路的时序控制；图3A～3F是像素电路基于图2的时序控制的响应示意图；图4中展示了流经第一和第二子像素电路中OLED发本文档来自技高网...

【技术保护点】
一种像素电路，其特征在于，包括第一子像素电路和第二子像素电路，所述第一子像素电路具有的一个第一发光元件在一帧周期的前半帧周期内发光，所述第二子像素电路具有的一个第二发光元件在所述帧周期的后半帧周期内发光。

【技术特征摘要】
1.一种像素电路，其特征在于，包括第一子像素电路和第二子像素电路，所述第一子像素电路具有的一个第一发光元件在一帧周期的前半帧周期内发光，所述第二子像素电路具有的一个第二发光元件在所述帧周期的后半帧周期内发光。2.根据权利要求1所述的一种像素电路，其特征在于，所述第一子像素电路包括：连接在一个第一节点和一个第一电压输入端之间的存储电容；连接在所述第一节点和一个第二电压输入端之间的第一晶体管；连接在一个第二节点和一个数据线输入端之间的第三晶体管；串联在所述第一发光元件的阳极和所述第二节点之间的第四、第六晶体管；其中所述第六晶体管的控制端连接到所述第一节点处；连接在第四、第六晶体管互连处的一个第三节点和所述第一节点之间的第二晶体管；连接在所述第二节点和所述数据线输入端之间的第五晶体管。3.根据权利要求2所述的一种像素电路，其特征在于，第二子像素电路包括：连接在所述第三节点和所述第二发光元件的阳极之间的第七晶体管；与所述第五晶体管并联的一个第八晶体管。4.根据权利要求3所述的一种像素电路，其特征在于，一个第一电源电压输入到所述第一电压输入端，一个第二电源电压输入到所述第一、第二发光元件各自的阴极；一个第一扫描信号耦合到所述第一晶体管的控制端，一个第二扫描信号同时耦合到所述第二、第三晶体管的控制端；一个第一使能信号同时耦合到所述第四、第五晶体管的控制端，一个第二使能信号同时耦合到所述第七、第八晶体管的控制端；一个数据电压信号输入至所述第三晶体管的第一端，所述第三晶体管的第二端连接到所述第二节点，以及一个参考电压输入至所述第一晶体管的第一端，所述第一晶体管的第二端连接到所述第一节点。5.根据权利要求4所述的一种像素电路，其特征在于，在所述前半帧周期，具有第一逻辑状态的所述第二使能信号一直将所述第七、第八晶体管关断，以关断第二发光元件；在所述后半帧周期，具有第一逻辑状态的所述第一使能信号一直将所述第四、第五晶体管关断，以关断第一发光元件。6.根据权利要求5所述的一种像素电路，其特征在于，在所述前半帧周期，在一个存储电容初始化阶段，所述第一扫描信号具有第二逻辑状态而将所述第一晶体管接通，并将所述第一节点的电位初始化到所述参考电压水准；之后在一个数据电压信号写入阶段，所述第二扫描信号具有第二逻辑状态而将所述第二、第三和第六晶体管接通，以在所述第一节点写入所述数据电压信号；然后在一个发光阶段，所述第一使能信号具有第二逻辑状态而将所述第四、第五和第六晶体管接通，使第一发光元件发光。7.根据权利要求5所述的一种像素电路，其特征在于，在所述后半帧周期，在一个存储电容初始化阶段，所述第一扫描信号具有第二逻辑状态而将所述第一晶体管接通，并将所述第一节点的电位初始化到所述参考电压水准；之后在一个数据电压信号写入阶段，所述第二扫描信号具有第二逻辑状态而将所述第二、第三和第六晶体管接通，以在所述第一节点写入所述数据电压信号；然后在一个发光阶段，所述第二使能信号具有第二逻辑状态而将所述第六、第七和第八晶体管接通，使第二发光元件发光。8.根据权利要求6或7所述的一种像素电路，其特征在于，所述第一至第八晶体管均为PMOS晶体管，以及所述第一逻辑状态是高电平状态，所述第二逻辑状态是低电平逻辑状态。9.一种像素电路，其特征在于，包括第一子像素电路和第二子像素电路；其中，所述第一子像...

【专利技术属性】
技术研发人员：周思思，
申请(专利权)人：上海和辉光电有限公司，
类型：发明
国别省市：上海,31