移位寄存器与栅极驱动电路制造技术

本发明专利技术提出一种移位寄存器与一种采用上述移位寄存器的栅极驱动电路。上述移位寄存器包括有输入信号选择电路、输出电路、下拉电路与电压抬升电路。输入信号选择电路耦接一节点、第一信号源、第二信号源、第一输入信号源与第二输入信号源。输出电路耦接上述节点、移位寄存器的输出端与第一时脉信号源。下拉电路耦接上述输出端、第二时脉信号源与参考电位源。电压抬升电路耦接上述节点、上述输出端、第一信号源、第二信号源、第三信号源与第四信号源。本发明专利技术提供的移位寄存器可缩短其所提供的脉冲的下降时间。

Shift register and gate drive circuit

The invention provides a shift register and a gate drive circuit using the shift register. The shift register comprises an input signal selecting circuit, an output circuit, a pull-down circuit and a voltage lifting circuit. The input signal selection circuit is coupled with a node, a first signal source, a second signal source, a first input signal source and a second input signal source. The output circuit is coupled with the node, the output terminal of the shift register and the first time pulse signal source. The pull-down circuit is coupled with the output end, the second time pulse signal source and the reference potential source. The voltage lifting circuit is coupled with the node, the output end, the first signal source, the second signal source, the third signal source and the fourth signal source. The shift register provided by the invention can shorten the down time of the pulse provided by the invention.

【技术实现步骤摘要】
移位寄存器与栅极驱动电路
本专利技术涉及显示器的相关技术，尤其涉及一种移位寄存器与一种采用上述移位寄存器的栅极驱动电路。
技术介绍
运用在显示器中的栅极驱动电路乃是由多个移位寄存器所组成，每一移位寄存器用以输出一栅极信号，并通过此栅极信号提供一脉冲来开启对应列的像素，以使该列像素中的每一像素皆能写入所需的灰阶值。然而，在传统的移位寄存器电路架构下，当移位寄存器将其所提供的脉冲由高电平转态为低电平时，却常因位脉冲的下降时间(fallingtime)过长而导致像素写入错误的灰阶值，进而影响了显示品质，此缺点在高分辨率的显示器中尤其明显。
技术实现思路
本专利技术的一目的在提供一种移位寄存器，其可缩短其所提供的脉冲的下降时间。本专利技术的另一目的在提供一种采用上述移位寄存器的栅极驱动电路。本专利技术提出一种移位寄存器，此移位寄存器包括有输入信号选择电路、输出电路、下拉电路与电压抬升电路。输入信号选择电路耦接一节点、第一信号源、第二信号源、第一输入信号源与第二输入信号源。输出电路耦接上述节点、移位寄存器的输出端与第一时脉信号源。下拉电路耦接上述输出端、第二时脉信号源与参考电位源。电压抬升电路耦接上述节点、上述输出端、第一信号源、第二信号源、第三信号源与第四信号源。本专利技术另提出一种栅极驱动电路，其包括有多个移位寄存器，每一移位寄存器又包括有输入信号选择电路、输出电路、下拉电路与电压抬升电路。输入信号选择电路耦接一节点，用以依据第一信号源的信号来决定是否将上述节点耦接至第一输入信号源，并用以依据第二信号源的信号来决定是否将上述节点耦接至第二输入信号源。输出电路耦接上述节点与移位寄存器的输出端，用以依据上述节点的电压大小决定是否将第一时脉信号源的信号提供至上述输出端。下拉电路耦接上述输出端，用以依据第二时脉信号源的信号决定是否将上述输出端耦接至参考电位源，其中第二时脉信号源与第一时脉信号源的信号的脉冲使能时间互不重叠。电压抬升电路耦接上述节点与上述输出端，用以依据第一信号源的信号、第三信号源的信号与上述输出端的电压而决定是否提供上述节点第一耦合电压，并用以依据第一信号源的信号、第三信号源的信号、第四信号源的信号、第二信号源的信号与上述输出端的电压来决定是否提供上述节点第二耦合电压。本专利技术的移位寄存器在将其所提供的脉冲由高电平转态为低电平之前，由于已先利用电压抬升电路将上述节点(其可视为与移位寄存器中的驱动晶体管的栅极相同的节点)的电压抬升至比传统移位寄存器电路架构所采电压更高的电平，让移位寄存器的输出端可以更快地通过驱动晶体管进行放电，进而缩短移位寄存器所提供的脉冲的下降时间。为了让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合说明书附图，作详细说明如下。附图说明图1为依照本专利技术一实施例的栅极驱动电路的电路方框图；图2为依照本专利技术一实施例的移位寄存器的电路图；图3为依照本专利技术一实施例的移位寄存器的信号时序图。附图标记说明：110：输入信号选择电路111、112、121、131、143、144、151、152、162：晶体管141、142、161：电容120：输出电路130：下拉电路140：电压抬升电路150：稳压电路160：稳压控制电路170：输出端CK1、CK2、CK3、CK4：时脉信号D2U：低电平电压G[n-3]、G[n-2]、G[n-1]、G[n]、G[n+1]、G[n+2]、G[n+3]：栅极信号P[n]、Q[n]、R[n]：信号Q：节点U2D：高电平电压VSS：参考电位具体实施方式为使读者易于了解，以下将先说明本专利技术的栅极驱动电路。图1即为依照本专利技术一实施例的移位寄存器的电路图，如图1所示，此栅极驱动电路乃是由多个移位寄存器所组成，于图1中仅示出的其中的第n-3级移位寄存器至第n+3级移位寄存器，并仅示出的第n级移位寄存器的完整耦接方式，而其余移位寄存器的完整耦接方式当可依照以下的说明模拟推之，在此便不再赘述。如图1所示，第n-2级移位寄存器、第n级移位寄存器与第n+2级移位寄存器皆是接收时脉信号CK1与CK3，而第n-3级移位寄存器、第n-1级移位寄存器、第n+1级移位寄存器与第n+3级移位寄存器皆是接收时脉信号CK2与CK4。也就是说，奇数级的移位寄存器皆是接收时脉信号CK1与CK3，而偶数级的移位寄存器皆是接收时脉信号CK2与CK4；或者，奇数级的移位寄存器皆是接收时脉信号CK2与CK4，而偶数级的移位寄存器皆是接收时脉信号CK1与CK3。第n-3级移位寄存器至第n+3级移位寄存器分别用以输出栅极信号G[n-3]～G[n+3]。此外，每一级移位寄存器还接收了前二级移位寄存器所输出的栅极信号与后二级移位寄存器所输出的栅极信号。以第n级移位寄存器为例，其还接收了第n-2级移位寄存器所输出的栅极信号G[n-2]、第n-1级移位寄存器所输出的栅极信号G[n-1]、第n+1级移位寄存器所输出的栅极信号G[n+1]与第n+2级移位寄存器所输出的栅极信号G[n+2]。接下来将说明上述的移位寄存器的实现方式，并以第n级移位寄存器来举例对其进行说明。图2即为依照本专利技术一实施例的移位寄存器的电路图，如图2所示，此移位寄存器包括有输入信号选择电路110、输出电路120、下拉电路130、电压抬升电路140、稳压电路150与稳压控制电路160。输入信号选择电路110耦接节点Q、第一信号源、第二信号源、第一输入信号源与第二输入信号源。此输入信号选择电路110用以依据第一信号源的信号来决定是否将节点Q耦接至第一输入信号源，并用以依据第二信号源的信号来决定是否将节点Q耦接至第二输入信号源。在此例中，第一信号源用以提供第n-2级移位寄存器所输出的栅极信号G[n-2]，第二信号源用以提供第n+2级移位寄存器所输出的栅极信号G[n+2]，第一输入信号源用以提供高电平电压U2D，此高电平电压U2D例如是电源电压VDD，而第二输入信号源用以提供低电平电压D2U，此低电平电压D2U例如是参考电位VSS。输出电路120耦接节点Q、移位寄存器的输出端170与第一时脉信号源，此输出电路120用以依据节点Q的电压大小决定是否将第一时脉信号源的信号提供至上述输出端170。在此例中，第一时脉信号源用以提供时脉信号CK3。下拉电路130耦接上述输出端170、第二时脉信号源与参考电位源，此下拉电路130用以依据第二时脉信号源的信号决定是否将上述输出端170耦接至参考电位源。在此例中，第二时脉信号源用以提供时脉信号CK1，而参考电位源用以提供参考电位VSS。此外，时脉信号CK1与CK3的脉冲使能时间互不重叠。电压抬升电路140耦接节点Q、上述输出端170、第一信号源、第二信号源、第三信号源与第四信号源，此电压抬升电路140用以依据第一信号源的信号、第三信号源的信号与输出端170的电压而决定是否提供节点Q第一耦合电压，并用以依据第一信号源的信号、第三信号源的信号、第四信号源的信号、第二信号源的信号与输出端170的电压来决定是否提供节点Q第二耦合电压。如同前述，第一信号源用以提供第n-2级移位寄存器所输出的栅极信号G[n-2]，第二信号源用以提供第n+2级移位寄存器所输出的栅极信号G[n+2]。此外，在此例中，第三信号源用以提供第n-1级移本文档来自技高网...

【技术保护点】
一种移位寄存器，其包括：一输入信号选择电路，耦接一节点、一第一信号源、一第二信号源、一第一输入信号源与一第二输入信号源；一输出电路，耦接该节点、该移位寄存器的一输出端与一第一时脉信号源；一下拉电路，耦接该输出端、一第二时脉信号源与一参考电位源；以及一电压抬升电路，耦接该节点、该输出端、该第一信号源、该第二信号源、一第三信号源与一第四信号源。

【技术特征摘要】
2016.12.30 TW 1051442971.一种移位寄存器，其包括：一输入信号选择电路，耦接一节点、一第一信号源、一第二信号源、一第一输入信号源与一第二输入信号源；一输出电路，耦接该节点、该移位寄存器的一输出端与一第一时脉信号源；一下拉电路，耦接该输出端、一第二时脉信号源与一参考电位源；以及一电压抬升电路，耦接该节点、该输出端、该第一信号源、该第二信号源、一第三信号源与一第四信号源。2.如权利要求1所述的移位寄存器，其中该输入信号选择电路包括：一第一晶体管，具有一第一端、一第二端与一第一控制端，该第一端耦接该第一输入信号源，该第二端耦接该节点，而该第一控制端耦接该第一信号源；以及一第二晶体管，具有一第三端、一第四端与一第二控制端，该第三端耦接该第二输入信号源，该第四端耦接该节点，而该第二控制端耦接该第二信号源。3.如权利要求1所述的移位寄存器，其中该输出电路包括：一晶体管，具有一第一端、一第二端与一控制端，该第一端耦接该第一时脉信号源，该第二端耦接该输出端，而该控制端耦接该节点。4.如权利要求1所述的移位寄存器，其中该下拉电路包括：一晶体管，具有一第一端、一第二端与一控制端，该第一端耦接该输出端，该第二端耦接该参考电位源，而该控制端耦接该第二时脉信号源。5.如权利要求1所述的移位寄存器，其中该电压抬升电路包括：一第一电容，具有一第一端与一第二端，该第一端耦接该节点；一第二电容，具有一第三端与一第四端，该第三端耦接该第二端，而该第四端耦接该输出端；一第一晶体管，具有一第五端、一第六端与一第一控制端，该第五端耦接该第三信号源，该第六端耦接该第二端，而该第一控制端耦接该第一信号源；以及一第二晶体管，具有一第七端、一第八端与一第二控制端，该第七端耦接该第四信号源，该第八端耦接该第二端，而该第二控制端耦接该第二信号源。6.如权利要求1所述的移位寄存器，其还包括：一稳压电路，耦接该节点、该输出端、一稳压控制信号源与该参考电位源；以及一稳压控制电路，耦接该稳压电路、该第一时脉信号源与该节点，并用以提供该稳压控制信号源。7.如权利要求6所述的移位寄存器，其中该稳压电路包括：一第一晶体管，具有一第一端、一第二端与一第一控制端，该第一端耦接该节点，该第二端耦接该参考电位源，而该第一控制端耦接该稳压控制信号源；以及一第二晶体管，具有一第三端、一第四端与一第二控制端，该第三端耦接该输出端，该第四端耦接该参考电位源，而该第二控制端耦接该稳压控制信号源。8.如权利要求6所述的移位寄存器，其中该稳压控制电路包括：一电容，具有一第一端与一第二端，该第一端耦接该第一时脉信号源；以及一晶体管，具有一第三端、一第四端与一控制端，该第三端耦接该第二端，并用以提供该稳压控制信号源，该第四端耦接该参考电位源，而该控制端耦接该节点。9.如权利要求1所述的移位寄存器，其中该第一信号源、该第二信号源、该第三信号源与该第四信号源的信号中各具有一脉冲，且该第一信号源与该第三信号源的信号的脉冲使能时间有部分重叠，该第二信号源与该第四信号源的信号的脉冲使能时间有部分重叠，该第一信号源与该第三信号源的信号的脉冲使能时间皆不与该第二信号源与该第四信号源的信号的脉冲使能时间重叠。10.一种栅极驱动电路，包括多个移位寄存器，每一移位寄存器包括：一输入信号选择电路，耦接一节点，用以依据一第一信号源的信号来决定是否将该节点耦接至一第一输入信号源，并用以依据一第二信号源的信号来决定是否将该节点耦接至一第二输入信号源；...

【专利技术属性】
技术研发人员：林志隆，李庆恩，张境恒，柯健专，蔡孟杰，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：中国台湾,71