标准单元库时序测试电路布局结构及布局方法技术

本发明专利技术涉及一种标准单元库时序测试电路布局结构及布局方法，由偶数个标准单元组成的时序测试电路，已存入标准单元库中的标准单元有固定的长和宽，整个时序测试电路中所有标准单元排成首尾相连左右上下均对称式S形环路结构。相比于简单长方形、正方形电路布局，解决了标准单元数目增加，测试环横向拉长问题，且测试环形状得到收敛，为顶层电路摆放提供便利，同时优化了布局设计、提高了布局空间的利用率，并随着标准单元数量的增加，优势会更加明显；相比于单边S形电路布局，解决了首尾标准单元间互连线过长问题，降低了互连线的影响，使得时序测试更加准确。结构优化算法结构与Cadence软件相结合的思想，方便布局布线，提高了工作效率。

Standard cell library, sequential test circuit, layout structure and layout method

The invention relates to a standard cell library sequential test circuit layout structure and layout method, timing test circuit is composed of an even number of standard units, have been deposited in the standard cell library standard unit with fixed length and width of the row, all the standard unit of the whole timing test circuit in end to end on the left and right symmetrical type S shaped loop structure. Compared to the simple rectangular, square circuit layout, provides a standard unit to increase the number of testing and the test ring stretched horizontally, the ring shape can be converged to provide convenience for the top-level circuit display, optimize the layout, improve the utilization rate of the space layout, and with the increase of the number of standard units, will be more obvious advantages compared; in the unilateral S circuit layout, solves both the standard cell interconnect is too long, reduces the impact of interconnect, making the test more accurate timing. The combination of structure optimization, algorithm structure and Cadence software facilitates layout and routing, and improves work efficiency.

【技术实现步骤摘要】
标准单元库时序测试电路布局结构及布局方法
本专利技术涉及一种电路布局结构，特别涉及一种标准单元库时序测试电路布局结构及布局方法。
技术介绍
随着集成电路设计与制造工艺的不断发展，在数字集成电路中基于标准单元库的设计方法逐步趋于标准化，已在各类专用集成电路的设计过程中广泛应用。随着工艺的特征尺寸达到纳米级，单个晶体管的延迟时间缩短到皮秒，集成电路设计人员需要更加精确的延迟参数，以便于在最初的设计中，更好的预留余量，防止因为余量不足造成返工和余量过大造成的浪费。这些对标准单元库的测试精度提出了更高的要求，如何评测标准单元库设计的优劣已成为集成电路设计人员不得不重视的问题。然而传统的环形布局结构存在一些固有问题，如图1、2分别为简单的环形电路布局结构：长方形的电路布局虽然简单易懂，但是不利于后期整个芯片的测试布局；正方形的电路布局显然在中心部分浪费了太多的布局资源。且这两种结构随着测试环级数的增加，会使得测试环横向拉长，对顶层的摆放造成困难。图3为单边S形电路布局结构：这种电路布局方式实现了布局资源的良好利用，但是首尾两点间连线过长，增加了互连的影响，随着测试环级数的增加，使得整个测试环时序测试的准确性降低。以上几种测试电路的方法结构，在资源利用、摆放布局和延迟精度上无法综合统一，因此迫切需要发展一种符合实际布局需求的高精度延迟测试方法。通常将时序测试电路布局结构设计成环状，以便更好的评估出待测标准单元的延时信息。同时随着工艺的不断进步，互连线上的延时日益明显。应将先进工艺引起的标准单元库之间的互连延迟考虑进去，另外，为了获得精确的目标单元的延时，标准单元库的连接环境应保持一致以降低工艺偏差，保证工艺一致性。
技术实现思路
本专利技术是针对传统环形结构电路布局在顶层互连难度大、布局资源浪费、单元间互连线长的问题，提出了一种标准单元库时序测试电路布局结构及布局方法，对称式S形环路结构，具有优化布局设计、提高布局空间利用率、降低互连影响等优点，同时还可以缓解顶层摆放的问题。本专利技术的技术方案为：一种标准单元库时序测试电路布局结构，由偶数个标准单元组成的时序测试电路，已存入标准单元库中的标准单元有固定长和宽，整个时序测试电路中所有标准单元排成首尾相连左右上下均对称式S形环路结构。所述对称式S形环路结构的长和宽相等。所述标准单元库时序测试电路布局结构的布局方法，首先设置实际电路版图允许的布局空间，设置布局空间的横向长度H1和纵向宽度H2，初始化横向和纵向标准单元的数目n、m，通过Cadence软件提取标准单元库中标准单元反相器参数，参数为反相器的长度l、宽度w；然后进行起点坐标的设置，然后计算对称S形结构的总长度为L=n×l和总宽度W=m×w；求取结构横向总长度与纵向总宽度差值的绝对值，即∣L-W∣，如果数值大于前一次计算的数值，则保留前一次数值；判断∣L-W∣是否小于0.1，如果小于0.1且满足L、W分别小于H1、H2则在结构中横向、纵向的标准单元数目为此次计算中的n、m，如∣L-W∣大于0.1或L、W分别大于L1、L2，则n、m分别加1后回到横向总长度与纵向总宽度的计算步骤上重新计算；根据所得布局空间所得横向、纵向的标准单元数目，将标准单元首位相连排列在电路板上，根据需要设定输入点和输出点，输入输出点为任意两个紧挨着的点，输入点为流入的起点，输出为流出的终点，既得所需时序测试电路。本专利技术的有益效果在于：本专利技术标准单元库时序测试电路布局结构及布局方法，提出的对称式S形结构，相比于简单长方形、正方形电路布局，解决了标准单元数目增加，测试环横向拉长问题，且测试环形状得到收敛，为顶层电路摆放提供便利，同时优化了布局设计、提高了布局空间的利用率，并随着标准单元数量的增加，优势会更加明显；本专利技术相比于单边S形电路布局，解决了首尾标准单元间互连线过长问题，降低了互连线的影响，使得时序测试更加准确；本专利技术结构优化算法的结构与实际电路布局结构一致，使得信号路径更加合理，使得时序测试更加准确；本专利技术结构优化算法结构与Cadence软件相结合的思想，方便布局布线，使得时序测试过程更加简单方便，提高了工作效率。附图说明图1为长方形环形电路布局结构示意图；图2为正方形环形电路布局结构示意图；图3为单边S形电路布局结构示意图；图4为本专利技术对称式S形电路布局结构图；图5为本专利技术反相器对称式S形环路结构实施例原理图；图6为本专利技术单个反相器棍棒图；图7为本专利技术Cadence软件中对称式S形结构实际摆放布局棍棒图示意图；图8为本专利技术计算结构中标准单元最优个数的流程图；图9为本专利技术环路结构优化算法示意图。具体实施方式对称式S形环路结构解决了传统结构的固有问题，做到了布局优化、空间资源利用与时序测试精确性的综合统一。如图4所示的对称式S形环路结构，U1-U14为标准单元阵列，U1-U7、U8-U14分别构成了左右两个单边S形环路结构，U1从中间开始向右走，然后向上U2，再向左U3，依次向上走S形到U7向左到中间位置；U8从中间开始向左走，依次向下走S形到U14向右到中间位置，正对U1起始点，两单边S形的横向单元距离相同，两单边S形的纵向单元距离相同；U1与U14、U7与U8通过互连线将两个单边S形结构首尾相连成对称式S形环路结构。U8、U10、U12、U14和U1、U3、U5、U7分别为两个单边S形结构在纵向上的标准单元阵列。两个单边的S形结构通过首尾相连形成对称式S形环路结构，在Cadence中将对称式S形结构写成环路结构优化算法，从而实现时序的测试。通过结构优化算法保证对称式S形结构在整体上呈正方形，实现布局面积利用的最大化。且由于单个标准单元的参数固定，从而得出计算出结构中所能包括的标准单元最优数量。为了获得更精确的时序参数，提出了一种高精度标准单元库的时序测试电路布局结构。为对称式S形结构，由两个单边的S形结构首尾相连构成。如图5所示反相器对称式S形环路结构实施例原理图，反相器为待测的标准单元，N级反相器组成环路结构。通过测试得N级反相器的总延迟时间为T1，得到单个反相器的延迟时间为T1/N。测试的T1的数值很小，所以标准单元间互连线的排布就特别重要，排布不好可导致测试的精度达不到要求。实例中选择的标准单元为反相器，其棍棒图结构如图6所示。其对称式S形环路结构棍棒图结构如图7所示。首先设置实际电路版图允许的布局空间，设置布局空间的横向长度H1和纵向宽度H2，初始化横向和纵向标准单元的数目n、m，由于结构优化算法用于计算方形结构布局空间中组成对称式S型结构的横向与纵向标准单元的数目，所以初始值不需要特意计算，可以设置成n=m=1或者其他常数，通过Cadence软件提取标准单元库中标准单元反相器参数，主要参数为反相器的长度（length）、宽度（width）。然后进行起点坐标的设置，因为算法只为求对称S形结构中标准单元的个数，并不针对具体电路布局结构，因此起点坐标只需设置为（0，0）或者其他任意常数值。然后计算对称S形结构的总长度为L=n×length（n为横向上标准单元数量）和总宽度W=m×width（m为纵向上标准单元的数量）；求取结构横向总长度与纵向总宽度差值的绝对值，即∣L-W∣，如果数值大于前一次计算的数值，则保留前一次数值；判断∣L-本文档来自技高网...

【技术保护点】
一种标准单元库时序测试电路布局结构，其特征在于，由偶数个标准单元组成的时序测试电路，已存入标准单元库中的标准单元有固定长和宽，整个时序测试电路中所有标准单元排成首尾相连左右上下均对称式S形环路结构。

【技术特征摘要】
1.一种标准单元库时序测试电路布局结构，其特征在于，由偶数个标准单元组成的时序测试电路，已存入标准单元库中的标准单元有固定长和宽，整个时序测试电路中所有标准单元排成首尾相连左右上下均对称式S形环路结构。2.根据权利要求1所述标准单元库时序测试电路布局结构，其特征在于，所述对称式S形环路结构的长和宽相等。3.根据权利要求1所述标准单元库时序测试电路布局结构的布局方法，其特征在于，首先设置实际电路版图允许的布局空间，设置布局空间的横向长度H1和纵向宽度H2，初始化横向和纵向标准单元的数目n、m，通过Cadence软件提取标准单元库中标准单元反相器参数，参数为反相器的长度l、宽度w；然后进行起点坐标的设置，然...

【专利技术属性】
技术研发人员：王宁，张坤，谢继龙，陈明明，陈加骏，许涛，唐小玉，贾宏志，
申请(专利权)人：上海理工大学，
类型：发明
国别省市：上海,31