精确快速低投入的FPGA延时估计方法技术

本发明专利技术涉及FPGA架构优化领域，为提出全面考虑影响电路延时的关键参数，允许在FPGA架构设计阶段协同探索架构级参数和晶体管级参数的可变性，既体现和保持参数间的物理意义，又减少神经网络的训练数据量，实现快速、精确、低投入的延时估计。为此，本发明专利技术，精确快速低投入的FPGA延时估计方法，步骤如下：1)确定拟合参数ɑ和有效迁移率μ；2)确定各子电路中每一类晶体管的负载电容；3)对FPGA中各子电路分别建立FPGA‑macro延时模型；4)进行分析和归一化；5)求解权重Ω和Φ以及隐藏神经元的数量m，使得训练误差E

Accurate, fast and low input FPGA delay estimation method

The present invention relates to FPGA architecture optimization domain, is proposed to fully consider the influence of key parameters of circuit delay, allowing collaborative exploration architecture level parameters and transistor level parameters in the FPGA architecture design phase variability, both reflect and maintain the physical meaning of parameters, and reduce the amount of training data of neural network, realize fast, accurate, low cost time delay estimation. Therefore, the present invention, accurate and fast low input FPGA delay estimation method, the steps are as follows: 1) to determine the fitting parameters. And effective mobility; 2) to determine the load capacitance of each type of transistor in each sub circuit; 3) for each sub circuit in FPGA FPGA were established macro delay model; 4) were analysis and normalization; 5) and phi Omega for weight and hidden neurons number m, the training error is E

【技术实现步骤摘要】
精确快速低投入的FPGA延时估计方法
本专利技术涉及FPGA架构优化领域，特别涉及一种FPGA延时计算模型。具体讲,涉及精确快速低投入的FPGA延时估计方法。
技术介绍
随着应用的多样性发展，FPGA的架构不断变化，花费在架构探索上的时间也越来越多。传统的方法需要通过大量的实验才能决定符合延时要求的FPGA架构。架构设计师需要使用电路仿真工具来测量每一种FPGA架构下的关键路径延时，再利用布局布线工具仿真基准电路映射到FPGA架构上的延时，并根据结果对架构性能进行评估。事实上，这种实验的方法不可能探索所有的架构设计，因为这将花费巨大的精力和时间，尤其是在延时仿真阶段。相反，基于数值分析模型的方法能够快速地评估各个FPGA架构的性能。这种方法通过数值分析和典型实验，利用FPGA的架构参数对FPGA岛的典型关键路径进行建模，从而实现对FPGA架构的快速评估。目前，研究人员已经基于Elmore模型建立了FPGA延时估计的数值分析模型。但是，Elmore模型对晶体管进行了线性等效，导致其精确度不高，而且不能直观地体现晶体管级参数(Vdd和Vt)对延时的影响。例如，延时随架构参数N的增大而增大，随Vdd的增大而减小，如果只考虑架构参数则会错过很多可能的优化结果，使结果不能达到最优。神经网络具有强大的学习能力，能够学习任何系统的行为，并且可以快速模拟出这些系统对输入做出的响应。利用大量真实的FPGA延时数据来对神经网络进行训练，可以得到其输入与输出之间的关系，建立FPGA的延时模型。但这种方法对神经网络过度依赖，且需要大量的数据支持才能获得高精确度的延时估计结果，需要在前期投入大量的时间。基于知识的神经网络结合了神经网络的强大学习能力和已有数值分析模型，使神经网络和分析模型彼此互补。所以，利用基于知识的神经网络来构建延时和FPGA架构参数及晶体管级参数之间的关系，是一种既可以提高模型的精度又不会显著增加估计时间的方法。而且相较于传统神经网络而言，基于知识的神经网络可以在较少的训练数据下得到精确的延时估计结果，节省了大量时间。参考文献：[1]A.M.Smith,G.A.Constantinides,P.Y.K.Cheung.FPGAarchitectureoptimizationusinggeometricprogramming[J].Computer-AidedDesignofIntegratedCircuitsandSystems.2010,29(8):1163-1176。[2]I.Kuon,J.Rose.ExploringareaanddelaytradeoffsinFPGAswitharchitectureandautomatedtransistordesign[J].VeryLargeScaleIntegration(VLSI)Systems.2011,19(1):71-84。[3]C.Chiasson,V.Betz.COFFE:Fully-automatedtransistorsizingforFPGAs[C].//Field-ProgrammableTechnology(FPT),Kyoto,2013:34-41。
技术实现思路
为克服现有技术的不足，本专利技术旨在提出一种估计FPGA电路延时的数值分析模型，全面考虑影响电路延时的关键参数，允许在FPGA架构设计阶段协同探索架构级参数和晶体管级参数的可变性。并将延时模型与人工智能神经网络相结合，既体现和保持参数间的物理意义，又减少神经网络的训练数据量，实现快速、精确、低投入的延时估计。为此，本专利技术采用的技术方案是，精确快速低投入的FPGA延时估计方法，步骤如下：1)确定拟合参数ɑ和有效迁移率μ；2)将FPGA中各子电路等效为RC模型，结合FPGA架构参数，确定各子电路中每一类晶体管的负载电容；3)根据已确定好的拟合参数ɑ、有效迁移率μ和负载电容参数，对FPGA中各子电路分别建立延时模型，即FPGA-macro延时模型；4)收集训练数据，并对其进行分析和归一化；5)将FPGA-macro延时模型与神经网络相结合，建立KBNN延时模型并进行训练，求解权重Ω和Φ以及隐藏神经元的数量m使得训练误差Et和验证误差Ev最小。一个实例中具体步骤进一步细化为：1.确定拟合参数ɑ和有效迁移率μ首先，分别建立由10、11、12个非门串联连接的非门链，并利用电路仿真工具HSPICE分别测量各非门链的延时，记为τ10,τ11,τ12，通过计算得到PMOS晶体管的延时为tpmos＝τ12-τ11,NMOS晶体管的延时为tnmos＝τ11-τ10，利用公式(1)和公式(2)求得拟合参数ɑ和有效迁移率μ的值，(Vt1,Δt1)和(Vt2,Δt2)是在相同Vdd下得到的阈值电压和晶体管延时的组合，其中，We和Le分别是有效沟道宽度和长度，Vdd为供电电压，Vt为阈值电压，Ci和Cox分别代表负载电容和氧化电容，2.确定负载电容在获得ɑ和μ的值之后，根据连接块等效模型确定各晶体管的负载电容，连接块中四类晶体管的负载电容获得方法如公式(3)-(6)所示，其中，W为布线通道宽度，Fcin为逻辑块输入引脚所能连接的布线轨道数目，N为逻辑块中基本逻辑单元的数量，K为查找表LUT的输入数量，CCB,mux1，CCB,mux2和CCB,drv1，CCB,drv2分别表示连接块选择器和连接块缓冲器中晶体管的负载电容，其中，Cj,CBmux1，Cj,CBmux2是连接块多路选择器中晶体管的结电容，Cg,CBdrv1，Cg,CBdrv2和Cj,CBdrv1，Cj,CBdrv2分别是连接块缓冲器中晶体管的栅电容和结电容，Cj,localmux1是局部互连多路选择器中晶体管的结电容，ceil()为向上取整函数，floor()为向下取整函数：CCB,drv1＝Cj,CBdrv1+Cg,CBdrv2(5)CCB,drv2＝Cj,CBdrv2+N*K*Cj,localmux1(6)3.建立FPGA-macro延时模型根据已确定的参数，连接块的延时表示为公式(7)的形式，We,CB,mux1和We,CB,mux2分别为连接块中一级多路选择器和二级多路选择器的晶体管有效沟道宽度，We,CB,drv1和We,CB,drv2为连接块缓冲器中的晶体管有效沟道宽度，典型关键路径的延时由各子电路的加权和得到，表示为公式(8)的形式，TSB为开关块的延时，TCB为连接块延时，Tlocalmux为局部互连块延时，Tfeedback为反馈路径延时，Tgeneral_output为输出路径延时，TLUT为查找表延时，TLUTdrv为查找表缓冲器延时，权重w1-w6由各子电路出现在布局布线后的基准电路的关键路径上的次数决定，4.数据收集并进行归一化在训练开始之前，首先要将训练数据归一化到同一个数量级，所以对每个参数x∈{N,K,W,L,I,Fs,Fcin,Fcout,Vdd,Vtn,Vtp,ΔT}进行公示(9)的所示操作，其中,Vtn和Vtp分别为NMOS晶体管和PMOS晶体管的阈值电压,ΔT是真实值与估计值之差，其中，xmax和xmin是训练数据中x的最大值和最小值，x’max和x’min是由训练者自己确定，Fs为开关块灵活性，Fc本文档来自技高网...

【技术保护点】
一种精确快速低投入的FPGA延时估计方法，其特征是，步骤如下：1)确定拟合参数ɑ和有效迁移率μ；2)将FPGA中各子电路等效为RC模型，结合FPGA架构参数，确定各子电路中每一类晶体管的负载电容；3)根据已确定好的拟合参数ɑ、有效迁移率μ和负载电容参数，对FPGA中各子电路分别建立延时模型，即FPGA‑macro延时模型；4)收集训练数据，并对其进行分析和归一化；5)将FPGA‑macro延时模型与神经网络相结合，建立KBNN延时模型并进行训练，求解权重Ω和Φ以及隐藏神经元的数量m使得训练误差E

【技术特征摘要】
1.一种精确快速低投入的FPGA延时估计方法，其特征是，步骤如下：1)确定拟合参数ɑ和有效迁移率μ；2)将FPGA中各子电路等效为RC模型，结合FPGA架构参数，确定各子电路中每一类晶体管的负载电容；3)根据已确定好的拟合参数ɑ、有效迁移率μ和负载电容参数，对FPGA中各子电路分别建立延时模型，即FPGA-macro延时模型；4)收集训练数据，并对其进行分析和归一化；5)将FPGA-macro延时模型与神经网络相结合，建立KBNN延时模型并进行训练，求解权重Ω和Φ以及隐藏神经元的数量m使得训练误差Et和验证误差Ev最小。2.如权利要求1所述的精确快速低投入的FPGA延时估计方法，其特征是，一个实例中具体步骤进一步细化为：1)确定拟合参数ɑ和有效迁移率μ首先，分别建立由10、11、12个非门串联连接的非门链，并利用电路仿真工具HSPICE分别测量各非门链的延时，记为τ10,τ11,τ12，通过计算得到PMOS晶体管的延时为tpmos＝τ12-τ11,NMOS晶体管的延时为tnmos＝τ11-τ10，利用公式(1)和公式(2)求得拟合参数ɑ和有效迁移率μ的值，(Vt1,Δt1)和(Vt2,Δt2)是在相同Vdd下得到的阈值电压和晶体管延时的组合，其中，We和Le分别是有效沟道宽度和长度，Vdd为供电电压，Vt为阈值电压，Ci和Cox分别代表负载电容和氧化电容，2)确定负载电容在获得ɑ和μ的值之后，根据连接块等效模型确定各晶体管的负载电容，连接块中四类晶体管的负载电容获得方法如公式(3)-(6)所示，其中，W为布线通道宽度，Fcin为逻辑块输入引脚所能连接的布线轨道数目，N为逻辑块中基本逻辑单元的数量，K为查找表LUT的输入数量，CCB,mux1，CCB,mux2和CCB,drv1，CCB,drv2分别表示连接块选择器和连接块缓冲器中晶体管的负载电容，其中，Cj,CBmux1，Cj,CBmux2是连接块多路选择器中晶体管的结电容，Cg,CBdrv1，Cg,CBdrv2和Cj,CBdrv1，Cj,CBdrv2分别是连接块缓冲器中晶体管的栅电容和结电容，Cj,localmux1是局部互连多路选择器中晶体管的结电容，ceil()为向上取整函数，floor()为向下取整函数：CCB,drv1＝Cj,CBdrv1+Cg,CBdrv2(5)CCB,drv2＝Cj,CBdrv2+N*K*Cj,localmux1(6)3)建立FPGA-macro延时模型根据已确定的参数，连接块的延时表示为公式(7)的形式，We,CB,mux1和We,CB,mux2分别为连接块中一级多路选择器和二级多路选择器的晶体管有效沟道宽度，We,CB,drv1和We,CB,drv2为连接块缓冲器中的晶体管有效沟道宽度，典型关键路径的延时由各子电路的加权和得到，表示为公式(8)的形式，TSB为开关块的延时，TCB为连接块延时，Tlocalmux为局部互连块延时，Tfeedback为反馈路径延时，Tgeneral_output为输出路径延时，TLUT为查找表延时，TLUTdrv为查找表缓冲器延时，权重w1-w6由各子电路出现在布局布线后的基准电路的关键路径上的次数决定，

【专利技术属性】
技术研发人员：钱涵晶，刘强，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津,12