阵列基板及包括该阵列基板的显示面板制造技术

本发明专利技术实施例公开了一种阵列基板及显示面板，该阵列基板包括：第一基板；位于第一基板第一侧相互绝缘且交叉设置的多条数据线和多条扫描线，多条数据线和多条扫描线限定出多个子像素；位于第一基板第一侧的多个像素电极；位于第一基板第一侧的与子像素一一对应的薄膜晶体管，该薄膜晶体管包括栅极、源极、漏极以及有源层，其中，漏极在第一基板上的投影与扫描线在第一基板上的投影至少部分交叠，从而通过将薄膜晶体管的漏极向扫描线方向移动，使得漏极与扫描线至少部分交叠的方式，减小各子像素中薄膜晶体管所占的面积，提高各子像素的开口率，进而提高该阵列基板及包括该阵列基板的显示面板的开口率。

Array substrate and display panel including the same

The embodiment of the invention discloses an array substrate and a display panel, the array substrate comprises a first substrate; a plurality of data lines located on the first side of the first substrate are insulated from each other and cross set and a plurality of scanning lines, a plurality of data lines and a plurality of scanning lines defining a plurality of sub pixels; a plurality of pixel electrodes in the first the side of the first substrate; a thin film transistor is located on the first side of the first substrate and sub pixel correspondence, the thin film transistor including a gate electrode, the source electrode and the drain electrode and the active layer, the leakage projection projection and scanning line pole on the first substrate on the first substrate, at least partially overlap, it will drain move to the scanning direction of the thin film transistor, the drain and the scan line at least partially overlapping, reducing thin film transistors each of the pixels of the area, improve the sub pixel drive Thereby increasing the aperture ratio of the array substrate and the display panel including the array substrate.

【技术实现步骤摘要】
阵列基板及包括该阵列基板的显示面板
本专利技术涉及显示
，尤其涉及一种阵列基板及包括该阵列基板的显示面板。
技术介绍
随着显示技术的发展，显示面板的分辨率越来越高，即相同面积下包括的子像素数量越来越多，工作时，每个子像素都需要一个与其对应的薄膜晶体管控制其显示，因此，各子像素中薄膜晶体管所占的面积严重影响着显示面板的开口率。
技术实现思路
为解决上述技术问题，本专利技术实施例提供了一种阵列基板及包括该阵列基板的显示面板，以提高所述显示面板的开口率。为解决上述问题，本专利技术实施例提供了如下技术方案：一种阵列基板，包括：第一基板；位于所述第一基板第一侧相互绝缘且交叉设置的多条数据线和多条扫描线，所述多条数据线和所述多条扫描线限定出多个子像素；位于所述第一基板第一侧的多个像素电极；位于所述第一基板第一侧的与所述子像素一一对应的薄膜晶体管，所述薄膜晶体管包括栅极、源极、漏极以及有源层，其中，所述源极与所述数据线电连接，所述栅极与所述扫描线电连接，所述漏极与所述像素电极电连接；其中，所述漏极在所述第一基板上的投影与所述扫描线在所述第一基板上的投影至少部分交叠。一种显示面板，包括上述阵列基板以及与所述阵列基板相对设置的第二基板。与现有技术相比，本专利技术实施例所提供的阵列基板中，所述薄膜晶体管的漏极在所述第一基板上的投影与所述扫描线在所述第一基板上的投影至少部分交叠，使得所述漏极与所述扫描线至少部分交叠，减小各子像素中薄膜晶体管所占的面积，提高各子像素的开口率，进而提高该阵列基板及包括该阵列基板的显示面板的开口率。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术一个实施例所提供的阵列基板的结构示意图；图2为图1所示阵列基板中，薄膜晶体管处的剖视图；图3为图1所示阵列基板中一个子像素的局部俯视图；图4为本专利技术另一个实施例所提供的阵列基板中，薄膜晶体管处的剖视图；图5为本专利技术又一个实施例所提供的阵列基板中，薄膜晶体管处的剖视图；图6示出了本专利技术一个实施例所提供的显示面板的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。如图1和图2所示，图1为本专利技术一个实施例所提供的阵列基板的结构示意图，图2为图1所示阵列基板中，薄膜晶体管处的剖视图。在本专利技术实施例中，阵列基板包括：第一基板10；位于第一基板10第一侧相互绝缘且交叉设置的多条数据线20和多条扫描线30，多条数据线20和多条扫描线30限定出多个子像素40；位于第一基板10第一侧的多个像素电极50；位于第一基板10第一侧的与子像素40一一对应的薄膜晶体管60，薄膜晶体管60包括：栅极g、源极s、漏极d以及有源层61，其中，有源层61包括：与源极s电连接的源区，与漏极电连接的漏区，以及位于源区和漏区之间的沟道区；源极s与数据线20电连接，栅极g与扫描线30电连接，漏极d与像素电极50电连接。需要说明的是，在本专利技术实施例中，栅极与扫描线位于同一层，但扫描线在空间位置上不包括栅极，栅极划分为薄膜晶体管的一部分。如图3所示，图3为图1所示阵列基板中一个子像素的局部俯视图，在本实施例中，漏极d在第一基板10上的投影与扫描线30在第一基板10上的投影至少部分交叠。具体地，图3示出了一种低温多晶硅的薄膜晶体管，其有源层61为U型沟道，且薄膜晶体管为顶栅型结构，即低温多晶硅薄膜晶体管应用较多的结构。在本实施例中，通过将漏极d与扫描线30设置为部分交叠，减小各子像素中非透光区的占用面积比例，给像素电极50留出了更大的空间，从而能够提高子像素的开口率。需要说明的是，为了方便说明，图3示意出了常见的U型沟道的顶栅低温多晶硅薄膜晶体管结构，但是本专利技术实施例并非局限于此，在其他的实施例中，薄膜晶体管还可以是L型沟道的顶栅结构、U型底栅结构以及L型底栅结构等中的一种。可选的，在本专利技术实施例中，漏极在第一基板上的投影与扫描线在第一基板上的投影至少部分交叠为：固定扫描线的位置不变(即本专利技术实施例所提供的阵列基板中扫描线的位置与现有阵列基板中扫描线的位置相同)，通过设置薄膜晶体管中漏极的位置，将薄膜晶体管的漏极向与该薄膜晶体管的栅极电连接的扫描线方向靠近，从而通过缩小薄膜晶体管的占用面积，增加各子像素的开口率，从而增加阵列基板的开口率。可选的，在上述实施例的基础上，在本专利技术的一个具体实施例中，薄膜晶体管的漏极在第一基板上的投影在垂直于扫描线延伸方向上完全覆盖与该薄膜晶体管电连接的扫描线在第一基板上的投影，以最大程度的提高各子像素的开口率。但本专利技术对此并不做限定，具体视情况而定。继续如图2所示，，在本专利技术实施例中，阵列基板还包括：位于第一基板10第一侧与像素电极50相绝缘的公共电极80。具体工作时，扫描线控制薄膜晶体管的导通和截止，在薄膜晶体管导通时，数据线上的信号经薄膜晶体管传输至像素电极，在像素电极和公共电极之间形成控制电场，控制各子像素的显示。可选的，在本专利技术的一个具体实施例中，公共电极80位于像素电极50朝向第一基板10一侧，在本专利技术实施例中，栅极g与有源层61通过栅绝缘层91相绝缘，漏极d通过层间绝缘层92与栅极g相绝缘，漏极d通过平坦化层93与公共电极80相绝缘，公共电极80通过钝化层94与像素电极50相绝缘。钝化层94中设置有第一子过孔，平坦化层93中设置有第二子过孔，第一子过孔与第二子过孔相连通构成第一过孔71，漏极d与像素电极50通过第一过孔71电连接。需要说明的是，在本专利技术实施例中，漏极d与有源层61可以位于同一层，也可以位于不同层，本专利技术对此并不做限定，当漏极d与有源层61位于不同层时，可选的，漏极d通过第二过孔72与有源层61电连接。可选的，在本专利技术实施例中，源极s与数据线位于同一层，且与漏极d位于同一层，其中，源极s与有源层61通过第三过孔73电连接。在上述实施例的基础上，在本专利技术的一个实施例中，第二过孔在第一基板上的投影与扫描线在第一基板上的投影至少部分交叠，以使得漏极在向其对应的扫描线靠近的时候，与该漏极电连接的第二过孔也一起向其对应的扫描线靠近，以减小第一过孔在第一基板上的投影与第二过孔在第一基板上的投影的交叠面积，从而避免第一过孔形成过程中所使用的光刻胶进入第二过孔所在的区域，导致光刻胶残留增加的现象。可选的，第二过孔在第一基板上的投影在垂直于扫描线方向上完全覆盖与其对应的扫描线在第一基板上的投影，第一过孔在第一基板上的投影与第二过孔在第一基板上的投影不交叠，本专利技术对此并不做限定，具体视情况而定。需要说明的是，在本文档来自技高网...

【技术保护点】
一种阵列基板，其特征在于，包括：第一基板；位于所述第一基板第一侧相互绝缘且交叉设置的多条数据线和多条扫描线，所述多条数据线和所述多条扫描线限定出多个子像素；位于所述第一基板第一侧的多个像素电极；位于所述第一基板第一侧的与所述子像素一一对应的薄膜晶体管，所述薄膜晶体管包括栅极、源极、漏极以及有源层，其中，所述源极与所述数据线电连接，所述栅极与所述扫描线电连接，所述漏极与所述像素电极电连接；其中，所述漏极在所述第一基板上的投影与所述扫描线在所述第一基板上的投影至少部分交叠。

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：第一基板；位于所述第一基板第一侧相互绝缘且交叉设置的多条数据线和多条扫描线，所述多条数据线和所述多条扫描线限定出多个子像素；位于所述第一基板第一侧的多个像素电极；位于所述第一基板第一侧的与所述子像素一一对应的薄膜晶体管，所述薄膜晶体管包括栅极、源极、漏极以及有源层，其中，所述源极与所述数据线电连接，所述栅极与所述扫描线电连接，所述漏极与所述像素电极电连接；其中，所述漏极在所述第一基板上的投影与所述扫描线在所述第一基板上的投影至少部分交叠。2.根据权利要求1所述的阵列基板，其特征在于，所述漏极与所述像素电极通过第一过孔电连接。3.根据权利要求1或2所述的阵列基板，其特征在于，所述漏极通过第二过孔与所述有源层电连接。4.根据权利要求3所述的阵列基板，其特征在于，所述第二过孔在所述第一基板上的投影与所述扫描线在所述第一基板上的投影至少部分交叠。5.根据权利要求3所述的阵列基板，其特征在于，所述漏极在所述第一基板上的投影完全覆盖所述第一过孔在所述第一基板上的投影。6.根据权利要求1所述的阵列基板，其特征在于，与同一所述扫描线电连...

【专利技术属性】
技术研发人员：朱绎桦，蔡寿金，李元行，陈国照，
申请(专利权)人：厦门天马微电子有限公司，天马微电子股份有限公司，
类型：发明
国别省市：福建,35