半导体器件的形成方法技术

一种半导体器件的形成方法，包括：在第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且第二掩膜层的材料与第一掩膜层的材料不同；在第三区域的基底上形成图形层；以图形层为掩膜，刻蚀去除位于第一区域的第一掩膜层以及第一伪栅，在第一区域的层间介质层内形成第一开口，在形成第一开口的过程中第二区域的第二掩膜层被刻蚀、且第二金属栅极顶部表面被第一掩膜层覆盖；去除位于第二金属栅极顶部表面的第一掩膜层；形成填充满第一开口的第一金属栅极。本发明专利技术提高了半导体器件的电学性能和可靠性。

Method for forming semiconductor device

Including the method of forming a semiconductor device: third in the basal region of the region, the first interlayer dielectric layer on top surface, the top surface of the first dummy gate second area, the top surface of the interlayer dielectric layer and the second metal gate top surface forming a first mask layer; at the top of the second metal gate the first mask layer is formed on the surface second mask layer and the second mask layer material and a first mask layer of different materials; forming a pattern layer on a substrate in the third area; the graphic layer as a mask, the etching removal is in the first area the first mask layer and the first dummy gate, the first opening is formed in the first region of the interlayer dielectric layer, in the formation of second regional process of the first opening in second, and the second mask layer is etched metal gate is the top surface of the first mask layer covering the metal gate; removal at second A first mask layer on an extremely top surface; forming a first metal gate filled with a first opening. The invention improves the electrical performance and reliability of the semiconductor device.

【技术实现步骤摘要】
半导体器件的形成方法
本专利技术涉及半导体制造
，特别涉及一种半导体器件的形成方法。
技术介绍
目前，在半导体器件的制造工艺中，P型金属氧化物半导体(PMOS，PtypeMetalOxideSemiconductor)管、N型金属氧化物半导体(NMOS，NtypeMetalOxideSemiconductor)管、或者由PMOS管和NMOS管共同构成的互补型金属氧化物半导体(CMOS，ComplementaryMetalOxideSemiconductor)管是构成芯片的主要器件。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，器件的几何尺寸遵循摩尔定律不断缩小。当器件尺寸减小到一定程度时，各种因为器件的物理极限所带来的二级效应相继出现，器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决器件漏电流大的问题。器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了器件的漏电流。然而，尽管引入的高k金属栅工艺，现有技术形成的半导体器件的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体器件的形成方法，改善半导体器件的电学性能和可靠性。为解决上述问题，本专利技术提供一种半导体器件的形成方法，包括：提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，且所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；在所述第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在所述第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同；在所述第三区域的基底上形成图形层；以所述图形层为掩膜，刻蚀去除位于第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被刻蚀、且所述第二金属栅极顶部表面被第一掩膜层覆盖；去除所述位于第二金属栅极顶部表面的第一掩膜层；形成填充满所述第一开口的第一金属栅极。可选的，所述第二掩膜层的材料为非金属氮化物。可选的，所述第二掩膜层的材料为氮化硼或氮化硅。可选的，所述第二掩膜层还位于第二区域的层间介质层上方。可选的，形成所述第二掩膜层的工艺步骤包括：在所述第一掩膜层表面形成第二初始掩膜层；在所述第二区域的第二初始掩膜层表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于第一区域的第二初始掩膜层，形成所述第二掩膜层；去除所述光刻胶层。可选的，所述第二初始掩膜层的材料为氮化硼；采用化学气相沉积工艺形成所述第二初始掩膜层，化学气相沉积工艺的工艺参数包括：腔室压强为标准大气压，腔室温度为500摄氏度至1500摄氏度，BCl3流量为100sccm至5000sccm，还向腔室内通入N2、NH3和H2，其中，N2、NH3和H2的流量比为1:1:2。可选的，所述第一掩膜层的材料与层间介质层的材料相同。可选的，所述第一掩膜层的材料为氧化硅；所述层间介质层的材料为氧化硅。可选的，所述第一掩膜层的厚度为10埃至200埃；所述第二掩膜层的厚度为10埃至400埃。可选的，形成所述第一开口的工艺步骤包括：以所述图形层为掩膜，采用第一刻蚀工艺刻蚀去除位于第一区域的第一掩膜层；接着，采用第二刻蚀工艺刻蚀去除所述第一伪栅。可选的，所述第一刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，CF4流量为0sccm至500sccm，O2流量为0sccm至100sccm，Cl2流量为0sccm至200sccm。可选的，所述第二刻蚀工艺的工艺参数包括：腔室压强为1毫托至500毫托，源功率为100瓦至1000瓦，偏置电压为0伏至300伏，HBr流量为0sccm至500sccm，O2流量为0sccm至100sccm，H2流量为0sccm至200sccm。可选的，在形成所述第一开口的过程中，第二区域的第二掩膜层被完全刻蚀去除；或者，在形成所述第一开口的过程中，第二区域的部分厚度的第二掩膜层被刻蚀去除。可选的，所述图形层的材料包括光刻胶材料。可选的，所述层间介质层还位于第三区域的基底上；所述图形层位于第三区域的层间介质层顶部表面。可选的，采用湿法刻蚀工艺，去除所述位于第二金属栅极顶部表面的第一掩膜层。可选的，所述第一金属栅极包括：位于第一开口底部和侧壁表面的第一功函数层；位于第一功函数层表面且填充满所述第一开口的第一金属体层，且所述第一金属体层顶部与第一区域层间介质层顶部齐平。可选的，形成所述第一金属栅极的工艺步骤包括：在所述第一开口底部和侧壁表面形成第一功函数层，且所述第一功函数层还覆盖于层间介质层顶部表面以及第二金属栅极顶部表面；在所述第一功函数层表面形成第一金属体层，所述第一金属体层填充满第一开口；研磨去除高于层间介质层顶部表面的第一金属体层以及第一功函数层。可选的，所述第一区域为NMOS区域或PMOS区域；所述第二区域为NMOS区域或PMOS区域，且所述第二区域和第一区域的区域类型不同。可选的，所述第一金属栅极与基底之间形成有第一栅介质层；所述第二金属栅极与基底之间形成有第二栅介质层。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的半导体器件的形成方法的技术方案中，在第三区域的基底上形成图形层之前，在第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同。然后以图形层为掩膜，刻蚀去除第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被刻蚀、且第二金属栅极顶部表面被第一掩膜层覆盖。由于本专利技术的刻蚀去除第一伪栅的过程中，第二金属栅极顶部表面被第一掩膜层覆盖，因此避免了第二金属栅极暴露在刻蚀环境中，从而防止第二金属栅极受到等离子体诱导损伤，避免第二金属栅极发生电化学腐蚀，使得第二金属栅极始终保持良好的性能，从而改善半导体器件的电学性能和可靠性。进一步，本专利技术中第一掩膜层的材料与层间介质层的材料相同，由于刻蚀去除第一伪栅的刻蚀工艺对第一伪栅与层间介质层之间具有较大的刻蚀选择性，相应的，刻蚀去除第一伪栅的刻蚀工艺对第一伪栅与第一掩膜层也具有较大的刻蚀选择性；即使在第一开口形成之前第二区域的第二掩膜层已经被刻蚀去除，即第二区域的第一掩膜层暴露在刻蚀去除第一伪栅的刻蚀工艺环境中，由于刻蚀去除第一伪栅的刻蚀工艺对第一掩膜层的刻蚀速率很小，使得第二金属栅极顶部表面始终被第一掩膜层覆盖，从而进一步提高第一掩膜层对第二金属栅极顶部表面的保护作用，进一步改善半导体器件的电学性能。附图说明图本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，且所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；在所述第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在所述第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同；在所述第三区域的基底上形成图形层；以所述图形层为掩膜，刻蚀去除位于第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被刻蚀、且所述第二金属栅极顶部表面被第一掩膜层覆盖；去除所述位于第二金属栅极顶部表面的第一掩膜层；形成填充满所述第一开口的第一金属栅极。

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供包括第一区域、第二区域和第三区域的基底，所述第一区域部分基底上形成有第一伪栅，所述第二区域部分基底上形成有第二金属栅极，所述第一区域和第二区域基底表面形成有层间介质层，且所述层间介质层还覆盖于第一伪栅侧壁表面和第二金属栅极侧壁表面；在所述第三区域的基底上、第一区域的层间介质层顶部表面、第一伪栅顶部表面、第二区域的层间介质层顶部表面以及第二金属栅极顶部表面形成第一掩膜层；在所述第二金属栅极上方的第一掩膜层表面形成第二掩膜层，且所述第二掩膜层的材料与第一掩膜层的材料不同；在所述第三区域的基底上形成图形层；以所述图形层为掩膜，刻蚀去除位于第一区域的第一掩膜层以及第一伪栅，在所述第一区域的层间介质层内形成第一开口，在形成第一开口的过程中所述第二区域的第二掩膜层被刻蚀、且所述第二金属栅极顶部表面被第一掩膜层覆盖；去除所述位于第二金属栅极顶部表面的第一掩膜层；形成填充满所述第一开口的第一金属栅极。2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掩膜层的材料为非金属氮化物。3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二掩膜层的材料为氮化硼或氮化硅。4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二掩膜层还位于第二区域的层间介质层上方。5.如权利要求4所述的半导体器件的形成方法，其特征在于，形成所述第二掩膜层的工艺步骤包括：在所述第一掩膜层表面形成第二初始掩膜层；在所述第二区域的第二初始掩膜层表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于第一区域的第二初始掩膜层，形成所述第二掩膜层；去除所述光刻胶层。6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述第二初始掩膜层的材料为氮化硼；采用化学气相沉积工艺形成所述第二初始掩膜层，化学气相沉积工艺的工艺参数包括：腔室压强为标准大气压，腔室温度为500摄氏度至1500摄氏度，BCl3流量为100sccm至5000sccm，还向腔室内通入N2、NH3和H2，其中，N2、NH3和H2的流量比为1:1:2。7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料与层间介质层的材料相同。8.如权利要求7所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料为氧化硅；所述层间介质层的材料为氧化硅。9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的厚度为10埃至200埃；所述第二掩膜层的厚度为10埃至400埃。10.如权利要求1所述的半导体器件的形成方法，其特征在于，形成...

【专利技术属性】
技术研发人员：张海洋，张城龙，纪世良，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31