垂直通道结构制造技术

本发明专利技术公开了一种垂直通道结构，包括基底、多个叠层结构、电荷储存结构、通道结构与介电结构。叠层结构设置于基底上。在叠层结构之间具有开口。电荷储存结构设置于开口的侧壁上。通道结构设置于电荷储存结构上与开口底部的基底上。介电结构包括第一介电层与第二介电层。第一介电层设置于通道结构上。第二介电层设置于第一介电层上，且封住开口，而在介电结构中形成孔隙。第二介电层的顶部高于第一介电层的顶部。介电结构暴露出通道结构的上部。

Vertical channel structure

The invention discloses a vertical channel structure, comprising a base, a plurality of laminated structures, a charge storage structure, a channel structure and a dielectric structure. The stacked structure is arranged on the base. There is an opening between the stacked structures. The charge storage structure is disposed on the side wall of the opening. The channel structure is disposed on the charge storage structure and on the base at the bottom of the opening. The dielectric structure comprises a first dielectric layer and a second dielectric layer. The first dielectric layer is disposed on the channel structure. The second dielectric layer is arranged on the first dielectric layer and seals the opening, and forms a pore in the dielectric structure. The top of the second dielectric layer is higher than the top of the first dielectric layer. The dielectric structure exposes the upper part of the channel structure.

【技术实现步骤摘要】
垂直通道结构
本专利技术是有关于一种通道结构，且特别是有关于一种垂直通道结构。
技术介绍
随着科技日新月异，电子元件的进步增加了对更大储存能力的需要。为了满足高储存密度(highstoragedensity)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planargate)结构的二维存储器元件(2Dmemorydevice)发展到具有垂直通道(verticalchannel，VC)结构的三维存储器元件(3Dmemorydevice)。在具有垂直通道结构的三维存储器元件的制作过程中，垂直通道孔洞(VChole)的高深宽比(highaspectratio)会降低介电材料填入垂直通道孔洞的能力，因此容易在填入垂直通道孔洞的介电材料中形成孔隙(void)。在后续形成用于通道接出(channelpickup)的插塞时，用以形成插塞的导体材料常会穿过介电材料而进入到孔隙中。如此一来，将会产生不必要的电压(undesiredpotential)，而降低存储器元件的效能。
技术实现思路
本专利技术提供一种垂直通道结构，其可有效地防止导体材料进入介电结构的孔隙中。本专利技术提出一种垂直通道结构，包括基底、多个叠层结构、电荷储存结构、通道结构与介电结构。叠层结构设置于基底上。在叠层结构之间具有开口。电荷储存结构设置于开口的侧壁上。通道结构设置于电荷储存结构上与开口底部的基底上。介电结构包括第一介电层与第二介电层。第一介电层设置于通道结构上。第二介电层设置于第一介电层上，且封住开口，而在介电结构中形成孔隙。第二介电层的顶部高于第一介电层的顶部。介电结构暴露出通道结构的上部。依照本专利技术的一实施例所述，在上述的垂直通道结构中，各叠层结构包括多个第一材料层与多个第二材料层。第一材料层与第二材料层交替地叠层设置。依照本专利技术的一实施例所述，在上述的垂直通道结构中，第一材料层的材料例如是第一介电材料。第二材料层的材料例如是第二介电材料或导体材料。依照本专利技术的一实施例所述，在上述的垂直通道结构中，电荷储存结构例如是电荷捕捉结构。依照本专利技术的一实施例所述，在上述的垂直通道结构中，电荷捕捉结构例如是氧化硅层-氮化硅层-氧化硅层(ONO)的复合层。依照本专利技术的一实施例所述，在上述的垂直通道结构中，通道结构包括通道间隙壁与通道主体层。通道间隙壁设置于电荷储存结构上。通道主体层设置于通道间隙壁上与开口底部的基底上。依照本专利技术的一实施例所述，在上述的垂直通道结构中，在同一道刻蚀工艺中，第一介电层的刻蚀率例如是高于第二介电层的刻蚀率。依照本专利技术的一实施例所述，在上述的垂直通道结构中，第一介电层的材料例如是低温氧化物(low-temperatureoxide)，且第二介电层的材料例如是高密度等离子体氧化物(HDPoxide)。依照本专利技术的一实施例所述，在上述的垂直通道结构中，介电结构上方的开口例如是具有W形的轮廓。依照本专利技术的一实施例所述，在上述的垂直通道结构中，更包括插塞。插塞设置于介电结构上且填满开口。基于上述，在本专利技术所提出的垂直通道结构中，由于第二介电层的顶部高于第一介电层的顶部，因此可形成上部为凸状的介电结构。如此一来，在后续形成用于通道接出的插塞时，由于介电结构的凸部位于孔隙上方，所以介电结构的凸部能够保护其下方的孔隙，因此可有效地防止用以形成插塞的导体材料进入孔隙中，进而提升存储器元件的可靠度与效能。此外，由于介电结构的凸部可保护其下方的孔隙，所以能够进一步地加大介电结构上方用于形成插塞的开口，因此可有效地增加插塞与通道结构的接触面积，以提升存储器元件的效能。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1A至图1E为本专利技术一实施例的垂直通道结构的制造流程剖面图。【符号说明】100：基底102：叠层结构102a、102b：材料层104：开口106：电荷储存结构108：通道间隙壁110：通道主体材料层110a：通道主体层112、114：介电材料层112a、114a：介电层116：孔隙118：介电结构120：插塞122：通道结构具体实施方式图1A至图1E为本专利技术一实施例的垂直通道结构的制造流程剖面图。请参照图1A，提供基底100。基底100例如是半导体基底，如硅基底。在基底100上已形成有多个叠层结构102。在叠层结构102之间具有开口104。各叠层结构102包括多个材料层102a与多个材料层102b。材料层102a与材料层102b交替地叠层设置。材料层102a的材料例如是第一介电材料，如氧化硅。材料层102b的材料例如是第二介电材料或导体材料，其中第一介电材料与第二介电材料例如是不同的介电材料。第二介电材料例如是氮化硅，导体材料例如是钨或掺杂多晶硅。叠层结构102的形成方法例如是利用沉积工艺在基底100上形成叠层材料层(未绘示)之后，再对叠层材料层进行图案化工艺。然而，叠层结构102的形成方法并不以此为限。此外，在对叠层材料层进行图案化工艺时，可进行过刻蚀(over-etching)工艺，以确保叠层材料层的最下层的需被移除部分确实经刻蚀移除，而定义出叠层结构102的图案。此外，在进行过刻蚀工艺时，可能会移除部分基底100。在开口104的侧壁上形成电荷储存结构106。电荷储存结构106例如是电荷捕捉结构，如氧化硅层-氮化硅层-氧化硅层(ONO)的复合层。在电荷储存结构106上形成通道间隙壁108。通道间隙壁108的材料例如是半导体材料，如多晶硅。电荷储存结构106与通道间隙壁108的形成方法例如是利用沉积工艺在叠层结构102上与开口104中形成电荷储存结构层(未绘示)与通道间隙壁材料层(未绘示)之后，再对电荷储存结构层与通道间隙壁材料层进行回刻蚀(etchingback)工艺。然而，电荷储存结构106与通道间隙壁108的形成方法并不以此为限。此外，在进行上述回刻蚀工艺时，可进行过刻蚀工艺，以确保能够移除位于开口104底部的电荷储存结构106，而暴露出基底100。此外，在进行过刻蚀工艺时，可能会移除部分基底100。在通道间隙壁108上与开口104底部的基底100上形成通道主体材料层110。通道主体材料层110的材料例如是半导体材料，如多晶硅。通道主体材料层110的形成方法例如是化学气相沉积法。请参照图1B，在通道主体材料层110上形成介电材料层112。介电材料层112的材料例如是低温氧化物。介电材料层112的形成方法例如是低压化学气相沉积法(low-pressurechemicalvapordeposition，LPCVD)。在介电材料层112上形成介电材料层114。介电材料层114封住开口104，而在介电材料层114中形成孔隙116。介电材料层114的材料例如是高密度等离子体氧化物。介电材料层114的形成方法例如是高密度等离子体化学气相沉积法(highdensityplasmachemicalvapordeposition，HDPCVD)。此外，介电材料层112与介电材料层114具有不同的刻蚀率。举例来说，在同一道刻蚀工艺中，介电材料层112的刻蚀率例如是高于介电材料层114的刻蚀率。请参照图1C，移除开口104以外的介电材料层112与介电材料层1本文档来自技高网...

【技术保护点】
一种垂直通道结构，包括：一基底；多个叠层结构，设置于该基底上，其中在这些叠层结构之间具有一开口；一电荷储存结构，设置于该开口的侧壁上；一通道结构，设置于该电荷储存结构上与该开口底部的该基底上；以及一介电结构，包括：一第一介电层，设置于该通道结构上；以及一第二介电层，设置于该第一介电层上，且封住该开口，而在该介电结构中形成一孔隙，其中该第二介电层的顶部高于该第一介电层的顶部，且该介电结构暴露出该通道结构的上部。

【技术特征摘要】
1.一种垂直通道结构，包括：一基底；多个叠层结构，设置于该基底上，其中在这些叠层结构之间具有一开口；一电荷储存结构，设置于该开口的侧壁上；一通道结构，设置于该电荷储存结构上与该开口底部的该基底上；以及一介电结构，包括：一第一介电层，设置于该通道结构上；以及一第二介电层，设置于该第一介电层上，且封住该开口，而在该介电结构中形成一孔隙，其中该第二介电层的顶部高于该第一介电层的顶部，且该介电结构暴露出该通道结构的上部。2.根据权利要求1所述的垂直通道结构，其中各该叠层结构包括多个第一材料层与多个第二材料层，且这些第一材料层与这些第二材料层交替地叠层设置。3.根据权利要求2所述的垂直通道结构，其中这些第一材料层的材料包括第一介电材料，且这些第二材料层的材料包括第二介电材料或导体材料。4.根据权利要求1所述的垂...

【专利技术属性】
技术研发人员：吴庭维，杨志祥，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71