记忆体装置制造方法及图纸

一种记忆体装置，包含参考电路、读取电路以及错误校正编码电路。参考电路用以产生参考信号。读取电路用以根据参考信号与第一数据产生第二数据的多个数据值。错误校正编码电路用以错误出现在第二数据的全部数据值时重置参考电路。

memory device

A memory device includes a reference circuit, a read circuit, and an error correction encoding circuit. A reference circuit is used to produce a reference signal. A read circuit is used to generate a plurality of data values of the second data according to the reference signal and the first data. An error correction encoding circuit resets a reference circuit when errors are present in all data values of the second data.

【技术实现步骤摘要】
记忆体装置
本揭示内容实施例是有关于一种记忆体装置，且特别是有关于记忆体装置内的校正方法。
技术介绍
随着制程技术的快速增长，高速记忆体装置已经被广泛地实施于各种应用。当数据传输的速度越来越快，在传输过程会产生数据错误。在一些情况中，记忆体装置所储存的数据内的数据错误能够采用错误校正码校正。于另一些情况中，数据错误是由记忆体装置的内部电路(例如包含参考电路)的故障所引起的。
技术实现思路
本揭示内容的一态样是于提供一种记忆体装置，其包含参考电路、读取电路以及错误校正编码电路。参考电路用以产生参考信号。读取电路用以根据参考信号与第一数据产生第二数据的多个数据值。错误校正编码电路用以错误出现在第二数据的全部数据值时重置参考电路。附图说明为让本揭示内容的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：图1A为根据本揭示内容的各个实施例所绘示的装置的示意图；图1B为根据本揭示内容的一些实施例所绘示的通过图1A的错误校正编码电路校正数据的1位的例子的示意图；图1C为根据本揭示内容的其他一些实施例所绘示的通过图1A的错误校正编码电路校正数据的2位的例子的示意图；图2为根据本揭示内容的一些实施例所绘示的一种图1A中的记忆体电路与读取电路之间的设置方式的示意图；图3A至图3B为根据本揭示内容的一些实施例所绘示的一种方法的流程图；图4为根据本揭示内容的一些替代性实施例所绘示的一种图1A中的记忆体电路与读取电路之间的设置方式的示意图；以及图5A至图5B为根据本揭示内容的一些实施例所绘示的一种方法的流程图。具体实施方式下文是举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本揭示内容所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭示内容所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。于本文中通篇所使用的词汇一般代表其通常的意涵，至于一些特殊词汇会在下文中具体定义，以提供实践者额外的指引。为了方便起见，某些词汇可能被特别标示，例如使用斜体与/或引号。不论它是否被特别标示，其词汇的范围和含义不受任何影响，与平常词汇的范围和含义是相同的。相同的事情可以被一种以上的方式所描述是可以被理解的。因此，用于一个或多个的术语的替代语言与同义词可能会在本文中所使用，而其不是要阐述一个词汇在本文所论述的内容有其任何特殊的意义。某些词汇的同义词将被使用，重复的使用一个或多个同义词，并不会排除使用其他同义词。本说明书内所讨论的任何例证只用来作解说的用途，并不会以任何方式限制的本揭示内容或其例证的范围和意义。同样地，本揭示内容并不受限于本说明书中所提出的各种实施例。关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用以限定本揭示内容，其仅仅是为了区别以相同技术用语描述的元件或操作而已。如本文所用，词汇“与/或”包含了列出的关联项目中的一个或多个的任何组合。参照图1A，图1A为根据本揭示内容的各个实施例所绘示的装置100的示意图。于一些实施例中，装置100实作为记忆体装置。如图1A示例性地所示，装置100包含记忆体电路120、读取电路140、错误校正编码(errorcorrectioncoding,ECC)电路160以及驱动器180。记忆体电路120包含多个记忆体阵列，其可例如为后图2所示的记忆体阵列122。记忆体电路120用以平行地传送数据D1的多个数据值至读取电路140。读取电路140耦接至记忆体电路120，以接收数据D1的多个数据值。读取电路140用以根据数据D1的多个数据值与至少一参考信号(例如为后图2中的参考信号REF)产生数据D2的多个数据值。ECC电路160耦接读取电路140以及驱动器180。于一些实施例中，ECC电路160用以侦测数据D2的多个数据值是否发生数据错误，并校正数据D2中具有数据错误的数据值。于一些实施例中，ECC电路160可由各种类型的数字电路实现。于一些进一步的实施例中，数字电路包含编码器，其可校正数据D2中具有数据错误的一个或多个数据值。换句话说，于一些实施例中，当数据D2的一个或多个数据值出现数据错误，ECC电路160用以校正数据D2中具有数据错误的一个或多个数据值。上述关于ECC电路160的设定组态仅为示例。关于ECC电路160的各种设定组态皆为本揭示内容所涵盖的范围。图1B为根据本揭示内容的一些实施例所绘示的通过图1A的ECC电路160校正数据D2的1位的例子的示意图。于一些实施例中，数据D1与数据D2为多位信号。例如，数据D2为32位信号。数据D2的32个位分别对应至后述图2中的数据值D2[0]、数据值D2[1]、....、数据值D2[31]。于一些实施例中，数据D2的32个位被分割为低位组与高位组。低位组与高位组中每一者包含数据D2的16个位。例如，低位组包含数据值D2[0]～D2[15]，且高位组包含数据值D2[16]～D2[31]。于图1B中所示的一些实施例中，当数据错误发生在高位组或低位组的1位时，ECC电路160用以增加检查位至高位组或低位组，以校正高位组或低位组具有数据错误的一位。于一些实施例中，由ECC电路160所增加的检查位的数量足以让ECC电路160校正在低位组或高位组中的数据错误。以图1B的示例而言，于一些实施例中，当1位的数据错误出现于16位的数据(例如为高位组或低位组)时，5位的检查位被加入至16位数据，以校正此1位的数据错误。上述关于数据D2的位组的数量仅为示例。数据D2的位组的各种数量皆为本揭示内容所涵盖的范围。图1C为根据本揭示内容的其他一些实施例所绘示的通过图1A的ECC电路160校正数据D2的2位的例子的示意图。或者，于本揭示内容的其他一些实施例中，当2位的数据错误发生于32位的数据(例如为数据D2)中时，12位的检查位被加入至32位的数据以校正2位的数据错误。上述关于数据D2以及检查位的数量仅为示例。数据D2以及检查位的各种数量皆为本揭示内容所涵盖的范围。继续参照图1A，于一些实施例中，ECC电路160用以在数据D2的至少两个数据值出现数据错误时，产生控制信号VC。驱动器180用以根据控制信号VC驱动读取电路140。于一些实施例中，驱动器180用以根据控制信号VC传送至少一预定电压VD至读取电路140。读取电路140可被至少一预定电压VD写入，以产生前述的参考信号REF。参照图2，图2为根据本揭示内容的一些实施例所绘示的一种图1A中的记忆体电路120与读取电路140之间的设置方式的示意图。如先前所述，记忆体电路120传送数据D1的多个数据值至读取电路140。以图2的示例而言，数据D1为32位信号，其包含多个数据值D1[0]～D1[31]，且数据D2为32位数据，其包含多个数据值D2[0]～D2[31]。于一些实施例中，记忆体电路120包含多个记忆体阵列122。多个记忆体阵列122用以在读取操作中传送数据D1的多个数据值D1[0]～D1[31]至读取电路140。于一些实施例中，每一个记忆体阵列122包含以行列方式设置的多个记忆体单元以及耦接至每一个记忆体单元的多条数据线，其用本文档来自技高网...

【技术保护点】
一种记忆体装置，其特征在于，包含：一参考电路，用以产生一参考信号；一读取电路，用以根据该参考信号与一第一数据产生一第二数据的多个数据值；以及一错误校正编码电路，用以在多个错误出现于该第二数据中所有的所述数据值中重置该参考电路。

【技术特征摘要】
2015.11.13 US 14/941,1261.一种记忆体装置，其特征在于，包含：一参考电路，用以产生一参考信...

【专利技术属性】
技术研发人员：李嘉富，池育德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71