具有非易失性存储器压力抑制的集成电路系统及制造方法技术方案

本公开内容涉及具有非易失性存储器压力抑制的集成电路系统及制造方法。一种集成电路系统及其制造方法，包括：集成电路管芯；集成电路管芯中的非易失性存储器单元，所述非易失性存储器单元具有用于读取该非易失性存储器单元的数据条件状态的位线；以及集成电路管芯中的电压箝，所述电压箝具有连接到所述位线的、用于减小所述位线上的电压偏移的半导体开关。

Integrated circuit system with nonvolatile memory pressure suppression and method of manufacture

The present disclosure relates to an integrated circuit system with nonvolatile memory pressure suppression and a method of manufacturing the same. Includes an integrated circuit system and its manufacturing method: integrated circuit die; integrated circuit die in nonvolatile memory cell, the non-volatile memory unit has a bit line read data state of the non-volatile memory unit; and the integrated circuit voltage clamp in the core tube the voltage clamp, which is used for connecting to the bit line, reduce the voltage offset of a semiconductor switch line.

【技术实现步骤摘要】
具有非易失性存储器压力抑制的集成电路系统及制造方法本申请是申请日为2014年3月11日、名称为“具有非易失性存储器压力抑制的集成电路系统及制造方法”、申请号为201410086816.0的专利技术专利申请的分案申请。
本专利技术大体上涉及一种集成电路系统，更具体地，涉及集成电路应用中的一种用于集成高密度非易失性存储器阵列的系统。
技术介绍
将不断增多的存储器包括在具有更快速存取和性能的这些装置中的趋势对于集成电路行业提出了对集成电路施加冲突要求的挑战。为了容纳增多的逻辑和存储器，要求越来越小的几何结构包含这些功能。诸如非易失性闪存或动态随机存取存储器(DRAM)的存储器通过将电荷储存在存储器单元中的物理结构内来保持数据内容。然而，对于更快速执行具有与较小几何结构技术相关联的较薄晶体结构的非易失性存储器的追求通常导致该较薄晶体结构的损伤或物理结构的存储器泄漏。鉴于可靠性较低的晶体结构，已经尝试了许多方法来在改进存储器性能和可靠性的同时保持数据完整性。诸如损耗均衡、可变纠错代码和扩展奇偶校验方案的方法已经被用于掩盖较小几何晶体结构的可靠性问题。不依赖于将电荷储存在物理结构内的其他存储器技术正在成为主流集成电路行业。这些技术包括当被写入或擦除时可以改变电阻值的电阻型(Resistive)随机存取存储器(RRAM或ReRAM)和导电桥接随机存取存储器(CBRAM)。尽管这些技术表现出很有前途并且这些机制可以用在任何一种小型几何结构技术上，但是就可靠性和鲁棒性而言，它们具有类似的问题，导致阻止这些技术达到商品状态的有限生产。对于流行商品物品(比如智能电话、数字照相机、全球定位系统、个人音频播放器、便携式游戏装置)提供一致的产率、可靠性和性能的方式的挑战持续。因此，对于具有非易失性存储器的集成电路系统的需要仍然持续存在。鉴于日益增长的对于交付更多功能、降低成本和提高性能的公共需求，找到这些问题的答案越来越关键。鉴于日益增长的商业竞争压力，连同增长的消费者期待和市场上减少的有意义的产品差异的机会，找到这些问题的答案是关键的。另外，对于降低成本、改进效率和性能以及满足竞争压力的需要给找到这些问题的答案的关键必要性增添了更大的紧迫性。长久以来一直在寻求这些问题的解决方案，但是现有的发展尚未教导或建议任何解决方案，因此，这些问题的解决方案长久以来一直困扰本领域的技术人员。
技术实现思路
本专利技术提供一种集成电路系统的制造方法，该制造方法包括：提供集成电路管芯(die)；在集成电路管芯中形成非易失性存储器单元，所述非易失性存储器单元具有用于读取该非易失性存储器单元的数据条件状态的位线；以及在集成电路管芯中形成电压箝，所述电压箝具有连接到所述位线的、用于减小所述位线上的电压偏移的半导体开关。本专利技术提供一种集成电路系统，该集成电路系统包括：集成电路管芯；集成电路管芯中的非易失性存储器单元，所述非易失性存储器单元具有用于读取该非易失性存储器单元的数据条件状态的位线；以及集成电路管芯中的电压箝，所述电压箝具有连接到所述位线的、用于减小所述位线上的电压偏移的半导体开关。本专利技术的某些实施例具有除了以上提及的那些步骤或元件之外或者代替以上提及的那些步骤或元件的其他步骤或元件。当参照附图进行以下详细描述时，通过阅读以下详细描述，这些步骤或元件对于本领域的技术人员将变得清楚。附图说明图1是本专利技术的第一个例子中的具有非易失性存储器阵列的集成电路系统的框图。图2是图1的非易失性存储器内核内的功能的框图。图3是图2的部分的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝(voltageclamp)的第一个例子。图4是举例说明图3的电压箝用于存储器读取操作的电流对电压的线图。图5是图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第二个例子。图6是举例说明图5的电压箝用于存储器读取操作的电流对电压的线图。图7是图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第三个例子。图8是举例说明图7的电压箝用于存储器读取操作的电流对电压的线图。图9是图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第四个例子。图10是举例说明图9的电压箝用于存储器读取操作的电流对电压的线图。图11是举例说明图1的集成电路系统的图3的非易失性存储器单元的读取操作序列的存储器单元读取时序图。图12示出举例说明图1的集成电路系统的图3的非易失性存储器单元的写入复位操作序列的存储器单元复位时序图。图13是举例说明图1的集成电路系统的图3的非易失性存储器单元的写入置位操作序列的存储器单元置位时序图。图14是本专利技术的另一实施例中的集成电路系统的制造方法的流程图。具体实施方式充分详细地描述以下实施例以使得本领域的技术人员能够做出并使用本专利技术。要理解，其他实施例基于本公开将是显而易见的，并且可以在不脱离本专利技术的范围的情况下进行系统、处理或机械改变。在以下描述中，给出了许多特定细节来提供对本专利技术的透彻理解。然而，将显而易见的是，可以在没有这些特定细节的情况下实施本专利技术。为了避免模糊本专利技术，没有详细公开一些公知的电路、系统构造和处理步骤。示意图是基于电子流的当前惯例进行描绘的。示出所述系统的实施例的附图是半图解式的，没有按比例绘制，具体地讲，一些尺寸是为了清晰地呈现，在附图中被放大示出。类似地，尽管附图中的视图为了易于描述通常示出类似的方位，但是图中的这个描绘多半是任意的。一般来讲，可以在任何方位操作本专利技术。在公开和描述共同具有一些特征的多个实施例的情况下，为了使其例示说明、描述和理解清晰和容易，彼此类似和同样的特征通常将用类似的标号进行描述。为了方便描述，将实施例编号为第一实施例、第二实施例等，这些实施例并非意图具有任何其他重要性或者对本专利技术提供限制。为了说明的目的，本文中所使用的术语“水平”被定义为平行于集成电路管芯的作用表面的平面，而不管其方位如何。术语“垂直”是指垂直于刚才定义的水平的方向。本文中所使用的术语“被形成”或“形成”被定义为涉及半导体、导体、绝缘体或它们的材料组合的半导体制造工艺，包括形成所描述的装置和所描述的装置的关联结构所需的光刻胶的使用、材料或光刻胶的构图、曝光、显影、沉积、蚀刻、清洁、焊接和/或移除。本文中所使用的术语“被连接”或“连接”被定义为涉及半导体、导体或材料组合的、在半导体制造工艺中用于建立并保持所描述的元件、装置或它们的组合之间的永久电接触的制造工艺。如图所示，诸如“上方”、“下方”、“底部”、“顶部”、“侧面”(如“侧壁”中)、“较高”、“较低”、“较上”、“上面”和“下面”的术语是相对于水平面定义的。术语“在…上”意指在所标识的元件之间存在直接接触而在这些标识的元件之间不存在其他的介于中间的元件。现在参照图1，其中示出了本专利技术的第一实施例中的具有非易失性存储器的集成电路系统的框图。集成电路系统100(也被称为IC系统)的该框图描绘了被示为标记并且称为IC管芯的集成电路管芯102，集成电路管芯102具有由非易失性存储器单元106中的一个或多个形成的非易失性存储器阵列104。每个非易失性存储器单元106被示为标记并且称为NV存储器单元。非易失性存储器本文档来自技高网...

【技术保护点】
一种存储装置，包括：存储器阵列，被配置为包括多个存储器单元；控制器，被配置为经由多个字线连接所述存储器阵列；接口，被配置为经由多个位线连接所述存储器阵列；以及限制器，被配置为连接所述多个位线，以及当每个存储器单元在高电阻状态下被读取时将电压限制或箝位为预定阈值水平。

【技术特征摘要】
2013.03.15 US 13/843,3061.一种存储装置，包括：存储器阵列，被配置为包括多个存储器单元；控制器，被配置为经由多个字线连接所述存储器阵列；接口，被配置为经由多个位线连接所述存储器阵列；以及限制器，被配置为连接所述多个位线，以及当每个存储器单元在高电阻状态下被读取时将电压限制或箝位为预定阈值水平。2.如权利要求1所述的存储装置，其中，所述限制器包括连接到开关的二极管，所述开关在所述位线和所述二极管之间。3.如权利要求1所述的存储装置，其中，所述限制器包括连接到开关的半导体电流宿，所述开关在所述位线和所述半导体电流宿之间。4.如权利要求1所述的存储装置，其中，所述限制器包括连接...

【专利技术属性】
技术研发人员：北川真，对马朋人，大塚渉，囯广恭史，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本,JP