多处理器系统及时钟同步方法技术方案

本发明专利技术实施例涉及多处理器系统及时钟同步方法，该方法包括：当主处理器检测到发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向第一可编程逻辑器件发送指示信号，指示信号用于指示第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；主处理器和每个从处理器检测出高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据每个从处理器采样的TSC计数器的计数值和主处理器采样的TSC计数器的计数值，使从处理器与主处理器进行TSC时钟同步。由上可见，本发明专利技术实施例中，主处理器与可编程逻辑器件相配合，可以提高TSC时钟同步的成功率。

Multiprocessor system and clock synchronization method

The embodiment of the invention relates to a multi processor system and clock synchronization method, the method includes: when the main processor detects the occurrence of hot plug from the processor, if the TSC synchronization pin high effective, will enable all processors TSC synchronization pin, and to the first programmable logic device sends signal indication signal used to indicate the first drop of programmable logic device in the first number of the bus clock generated along a start from a low level is greater than the high pulse preset length of time; the main processor and each high pulse arrives its TSC synchronization pin from the processor after detection by numerical rise in the internal clock synchronization sampling along the TSC counter plan according to the TSC counter; numerical value TSC counter from each processor sampling meter and sampling of the main processor, the TSC processor from the main processor Clock synchronization. According to the embodiment of the invention, the main processor and the programmable logic device are matched, and the success rate of the TSC clock synchronization can be improved.

【技术实现步骤摘要】
多处理器系统及时钟同步方法
本专利技术涉及计算机领域，尤其涉及多处理器系统及时钟同步方法。
技术介绍
当前，多处理器系统已经比较普遍，在多处理器系统中各个处理器的内核之间需要时钟进行线程之间的时间同步，目前X86服务器比较主流的内核时钟有两种：时间戳计时器(timestampcounter，TSC)时钟和高精度定时器(highprecisioneventtimer，HPET)时钟。两者的区别是TSC时钟是基于中央处理器(centralprocessingunit，CPU)内部的一个64位的硬件计数器，而HPET时钟的计数器的值需要从内存中读取。当系统工作在HPET时钟的时候，在实际的TPC-C数据库应用性能测试时，发现大量的CPU时间损耗在处理读取位于内存时钟的操作上。经过实际的TPC-C测试，在4P(INTELIVB)系统中，发现系统工作于HPET时钟时候的性能是工作于TSC时钟时候性能的49％。在更大的系统中，由于内存访问延时的加大，这个指标会更加恶化，这就有必要要求系统一直工作于TSC时钟状态下。基于X86平台的服务器在向着小型机方向迈进，通过节点互联(nodeconnect，NC)芯片的扩展以后可以支持构建32P系统；在基于X86的系统中，TSC时钟同步可以发生在两种状态下：(1)上电过程；(2)CPU热插拔过程。其中，上电过程的TSC同步的条件有两个：(1)一个系统所有处理器的PROCESS_PG(电源上电完成指示信号)需要在10ns以内有效；(2)时钟同步。CPU热插拔过程中发生的TSC同步条件有三个：(1)正在工作的系统使用的是TSC时钟；(2)热插入CPU的PROCESS_PG需要在原有系统的PROCESS_PG信号的864BCLKs(对应CPU型号IVB-EX)或者384BCLKs(对应CPU型号HSW-EX)整数倍延时以后有效，误差不能超过一个BCLK，其中BCLK为CPU的输入参考时钟，也可称为总线时钟，一个BCLK通常为10ns；(3)系统的BIOS需要主动发起TSC同步请求。在硬件领域，其中上电同步流程中的条件(1)和条件(2)已经有方案解决；热插拔同步流程中的条件(1)由上电同步流程保证，热插拔流程条件(2)也已经有相关方案解决，但是热插拔流程的条件(3)在大系统领域存在一些挑战。当前的整机系统是以1P为单元，8个CPU板的QPI(CPU之间互联的一种高速链路)通过无源的信号背板互联构成一个8P系统，4个8P框通过NI链路(NC芯片上的一种高速链路)构成一个32P系统，现有的方案是将一个系统32个CPU的TSC同步管脚(TSC_SYNC管脚)通过3m长线缆与外部的杂散板进行直接互联，实现TSC同步过程。现有技术的时钟同步方法，基于当前的多处理器系统构成，对于高电平有效的TSC同步管脚，在实际进行TSC同步的时候，基本输入输出系统(basicinputoutputsystem，BIOS)逐个拉高每个CPU的TSC同步管脚，最后一个CPU的TSC同步管脚被拉高以后线与的结果使得整条TSC总线变成高电平，系统在TSC的高电平窗口内，使用内部同步时钟(internalsyncclock)的上升沿采样当前的TSC计数器(counter)值进行同步；由于器件延时、线缆延时和CPU输出类型为漏极开路(OpenDrain，OD)输出导致的上升沿变换所产生的延时，导致TSC波形上升沿到达各个CPU的时间差会超过Intel给出的500ns指标，尽管经过实际验证TSC_SYNC信号的边沿相差1us也能同步成功，但是余量太小，稳定性存在隐患。
技术实现思路
本专利技术实施例提供多处理器系统及时钟同步方法，可以提高时钟同步的成功率和稳定性。第一方面，提供了一种多处理器系统的时钟同步方法，所述多处理器系统包括一个主处理器和至少一个从处理器，通过TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件，所述方法包括：当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。结合第一方面，在第一方面的第一种可能的实现方式中，所述使能所有处理器的TSC同步管脚后，所述方法还包括：保持所有处理器的TSC同步管脚的使能状态一定时间后，拉低所有处理器的TSC同步管脚，使所有处理器的TSC同步管脚恢复到初始态。结合第一方面，在第一方面的第二种可能的实现方式中，所述方法还包括：当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚低电平有效，则向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第二数目个总线时钟的下降沿产生一个由高电平开始的大于预设时间长度的低脉冲；所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述低脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。结合第一方面或第一方面的第一种或第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述向所述第一可编程逻辑器件发送指示信号，包括：操作平台控制集线器(PlatformControllerHub，PCH)的通用输入输出(GeneralPurposeInput/Output，GPIO)管脚为低电平，通过所述GPIO管脚输出的低电平向所述第一可编程逻辑器件发送指示信号。结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述TSC总线上连接有第二可编程逻辑器件；所述向所述第一可编程逻辑器件发送指示信号，包括：操作PCH的GPIO管脚为低电平，通过所述GPIO管脚输出的低电平控制所述第二可编程逻辑器件输出低电平，通过所述第二可编程逻辑器件输出的低电平向所述第一可编程逻辑器件发送指示信号。第二方面，提供了一种多处理器系统，所述多处理器系统包括一个主处理器和至少一个从处理器，通过TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件；所述主处理器，用于当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；所述主处理器和所述本文档来自技高网...

【技术保护点】
一种多处理器系统的时钟同步方法，其特征在于，所述多处理器系统包括一个主处理器和至少一个从处理器，通过时间戳计时器TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件，所述方法包括：当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。

【技术特征摘要】
1.一种多处理器系统的时钟同步方法，其特征在于，所述多处理器系统包括一个主处理器和至少一个从处理器，通过时间戳计时器TSC总线连接所述主处理器和所述从处理器的TSC同步管脚，所述TSC总线上连接有第一可编程逻辑器件，所述方法包括：当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。2.如权利要求1所述的方法，其特征在于，所述使能所有处理器的TSC同步管脚后，所述方法还包括：保持所有处理器的TSC同步管脚的使能状态一定时间后，拉低所有处理器的TSC同步管脚，使所有处理器的TSC同步管脚恢复到初始态。3.如权利要求1所述的方法，其特征在于，所述方法还包括：当所述主处理器检测到存在发生热插入的从处理器时，若TSC同步管脚低电平有效，则向所述第一可编程逻辑器件发送指示信号，所述指示信号用于指示所述第一可编程逻辑器件在第二数目个总线时钟的下降沿产生一个由高电平开始的大于预设时间长度的低脉冲；所述主处理器和所述至少一个从处理器中的每个从处理器检测出所述低脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据所述至少一个从处理器中的每个从处理器采样的TSC计数器的计数值和所述主处理器采样的TSC计数器的计数值，使所述至少一个从处理器与所述主处理器的TSC计数器的计数值相等，进行TSC时钟同步。4.如权利要求1或2或3所述的方法，其特征在于，所述向所述第一可编程逻辑器件发送指示信号，包括：操作平台控制集线器PCH的通用输入输出GPIO管脚为低电平，通过所述GPIO管脚输出的低电平向所述第一可编程逻辑器件发送指示信号。5.如权利要求4所述的方法，其特征在于，所述TSC总线上连接有第二可编程逻辑器件；所述向所述第一可编程逻辑器件发送指示信号，包括：操作平台控制集线器PCH的通用输入输出GPIO管脚为低电平，通过所述GPIO管脚输出的低电平控制所述第二可编程逻辑器件输出低电平，通过所述第二可编程逻辑器件输出的低电平向所述第一...

【专利技术属性】
技术研发人员：吴君和，薛荀，王彬彬，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东,44