一种半导体结构及其形成方法技术

制造半导体结构的方法，包括：提供绝缘体上半导体(SOI)衬底，该衬底包括：基衬底；应力源层，其在基衬底上方；表面半导体层；以及介电层，其在应力源层与表面半导体层之间。注入离子进入或穿过所述应力源层的第一区域；在所述应力源层的第一区域上方的表面半导体层上形成附加半导体材料。改变所述应力源层的第一区域上方的表面半导体层的第一区域中的应变状态，形成至少部分地进入基衬底的沟槽结构。改变所述应力源层的第二区域上方的表面半导体层的第二区域中的应变状态。利用该方法制造的半导体结构。

Method for manufacturing semiconductor layer including transistor channel with different strain state and related semiconductor layer

Method of manufacturing a semiconductor structure comprises: providing a semiconductor on insulator (SOI) substrate, the substrate includes a base substrate; stressor layer, the base substrate; surface semiconductor layer; and a dielectric layer, the stress layer and the surface of the semiconductor layer. An implanted ion enters or passes through the first region of the stress source layer; an additional semiconductor material is formed on the surface semiconductor layer above the first region of the stress source layer. A strain state in the first region of the surface semiconductor layer above the first region above the first source layer is changed to form a trench structure at least partially into the base substrate. A strain state in the second region of the surface semiconductor layer above the second region of the stress source layer is changed. Semiconductor structure manufactured by using the method.

【技术实现步骤摘要】
【国外来华专利技术】
本申请的各个实施方案涉及一种可以用于在半导体衬底上的一般的层中制造应变状态不同的n型金属氧化物半导体(NMOS)场效应晶体管和p型金属氧化物半导体(PMOS)场效应晶体管的方法，并且涉及使用该方法制造的半导体层和器件。
技术介绍
半导体器件(例如微处理器和存储器器件)采用固态晶体管作为其集成电路的基本的和主要的工作层。半导体层和器件中常用的一种晶体管是场效应晶体管(FET)，其一般而言包括源极、漏极以及一个或多个栅极。在源极与漏极之间，延伸着半导电的沟道区域。在源极与栅极之间，限定了一个或多个pn结。栅极挨着至少一部分沟道区域，且电场的存在改变沟道区域的导电率。从而，通过向栅极施加电压，在沟道区域中提供了电场。从而，例如，在向栅极施加有电压时，电流可以通过沟道区域从源极向漏极流过晶体管，但是当没有向栅极施加电压时，电流不能从源极向漏极流过晶体管。FET的沟道层包括可以为n型或p型掺杂的半导体材料。同样已经证明的是，n型掺杂半导体材料的导电率可以在n型半导体材料处于拉伸应变状态时提高，而p型半导体材料的导电率可以在p型半导体材料处于压缩应变状态时提高。
技术实现思路
本
技术实现思路
用于以简化的形式介绍一组选择的概念。这些概念在下面公开的示例性实施方案的具体实施方式中得到进一步地详细描述。本
技术实现思路
并不旨在指明所要求保护的主题的关键特征或必要特征，也不旨在用以限定所要求保护的主题的范围。在一些实施方案中，本申请包括形成半导体结构的方法。提供绝缘体上半导体(SOI)衬底，其包括基衬底；应力源(stressor)层，其在基衬底上方，且包括结晶应变材料；表面半导体层；以及介电层，其设置在应力源层与表面半导体层之间。离子注入进入或穿过所述应力源层的至少第一区域，而不注入离子进入或穿过所述应力源层的至少第二区域。在所述应力源层的第一区域上方的表面半导体层上形成附加半导体材料。改变所述应力源层的第一区域上方的表面半导体层的第一区域中的应变状态。形成穿过表面半导体层并进入基衬底的至少一部分的沟槽结构，以及改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态。在另外的实施方案中，本申请包括可以由本文所公开的方法制造的半导体结构。例如，在一些实施方案中，本申请包括一种半导体结构，其包括基衬底，以及设置在基衬底上方的至少第一区域和第二区域。第一区域包括：基本弛豫层，其设置在基衬底上；介电层，其在基本弛豫层的与基衬底相对的一侧设置在基本弛豫层的上方；以及压缩应变表面半导体层，其设置在介电层上方。第二区域包括：压缩应变层，其设置在基衬底上；介电层，其在压缩应变层的与基衬底相对的一侧设置在压缩应变层的上方；以及拉伸应变表面半导体层，其设置在介电层上方。第一区域和第二区域通过介电隔离材料而彼此横向分开。附图说明虽然本说明书以特别指出并明确要求被认为是本专利技术的实施方案的内容的权利要求作结，但当结合所附附图来阅读时，可以从本申请的实施方案的某些示例的描述中更容易地确定本申请的实施方案的益处，在附图中：图1是示出根据本申请的实施方案可以采用的包括应力源层和表面半导体层的绝缘体上半导体(SOI)衬底的简化、示意性地示出的横截面视图；图2示出了在遮罩了表面半导体层的经选择的区域后的图1的SOI衬底；图3示出了进入或穿过图2的表面半导体层的应力源层的一部分的选择性离子注入；图4示出了在图3的工艺中形成的离子注入区上方的表面半导体层上的附加半导体材料的形成；图5示出了利用凝缩工艺(condensationprocess)而从在图4的工艺中形成的附加半导体材料进入表面半导体层的区域的元素的扩散；图6示出了在利用凝缩工艺实现在表面半导体层区域的锗富集之后在表面半导体层上增加可选的附加半导体层的图5的半导体结构；图7示出了在移除初始的掩模层并且增加用于限定随后的隔离结构的另一掩模层之后的图6的半导体结构；图8示出了在形成延伸穿过表面半导体层并且进入至少部分基衬底以横向分开半导体结构的第一区域和第二区域的沟槽结构之后的图7的半导体结构；图9示出了在利用介电隔离材料填充沟槽结构并且平坦化半导体结构的暴露表面之后的图8的半导体结构；图10示出了在表面半导体层的第一区域和第二区域制造有源器件之后的图9的半导体结构；图11示出了用于制造图1的绝缘体上半导体(SOI)衬底的基衬底；图12示出了图11的基衬底上的应力源层的形成；图13示出了用于制造图1的绝缘体上半导体(SOI)衬底的施主衬底和介电层；图14示出了图13的施主衬底和介电层与图12的应力源层和基衬底的键合；以及图15示出了分离部分施主衬底，并将其转移部分留在介电层、应力源层和基衬底上，所述转移部分形成图1的绝缘体上半导体(SOI)衬底的表面半导体层。具体实施方式本文所示的图示并非意指任何特定半导体层、结构、器件或方法的实际视图，而只是用于描述本申请实施方案的理想化的表示。本文所用的任何标题不应当被认为限制了本专利技术的实施方案的范围，该范围由所附的权利要求以及其法律等同形式限定。任何特定的标题下所描述的概念一般可以应用于整个说明书的其他部分。说明书和权利要求书中的术语第一和第二用于区分相似的要素。下面参照附图描述的是可以用于制造半导体结构的方法，以及可以利用该方法制造的半导体结构。参照图1，可以提供绝缘体上半导体(SOI)结构100。SOI衬底100可以包括基衬底102、设置在基衬底102上或上方的应力源层104、表面半导体层106以及设置在应力源层104与表面半导体层106之间的介电层108。应力源层可以包括结晶应变材料，并且可以是单晶的。下面参照图11至图15描述图1的SOI衬底100的制造。图11示出了基衬底102。基衬底102可以包括体材料，并且其厚度可以在例如大约400μm至大约900μm的范围内(例如大约750μm)。基衬底102可以包括例如半导体材料(例如，硅、锗、碳化硅、III-V半导体材料等)、陶瓷材料(例如，氧化硅、氧化铝、碳化硅等)或金属材料(例如，钼等)的晶粒或晶片。在一些实施方案中，基衬底102可以是单晶的或多晶的。在其他实施方式中，体材料可以是非晶的。SOI衬底100可以进一步包括应力源层104，如图12所示。应力源层104可以包括一个或多个结晶应变材料层，其可以利用使得其具有压缩应变(以及相应的应力)或拉伸应变(以及相应的应力)的方式形成。应力源层104可以包括在之后的加工中可以用于在(图1的)SOI衬底100的覆盖的表面半导体层106的晶格中导致应变的任何材料，如随后将进一步描述的那样。从而，应力源层104的成分和/或厚度可以被选择为，使得应力源层104能够在之后的加工中在覆盖的表面半导体层106的晶格中导致应变。在一些实施方案中，应力源层104可以包括一个或多个应变介电层，例如，应变氮化硅层。作为应力源层104的氮化硅提供了灵活性，这是因为氮化硅可以按照压缩应变状态或拉伸应变状态沉积。应变氮化硅可以因此用于在覆盖的表面半导体层106中引入拉伸或压缩应变。在进一步的实施方案中，应力源层104可以包括一个或多个应变半导体层。例如，应力源层104可以包括应变硅(Si)、应变锗(Ge)、应变硅锗(SiGe)、应变含碳的硅、或应变III-V半导体材料的层。本文档来自技高网...

【技术保护点】
一种形成半导体结构的方法，包括：提供绝缘体上半导体(SOI)衬底，该SOI衬底包括：基衬底；应力源层，其在基衬底上方，且包括结晶应变材料；表面半导体层；以及介电层，其设置在应力源层与表面半导体层之间；注入离子进入或穿过所述应力源层的至少第一区域，而不注入离子进入或穿过所述应力源层的至少第二区域；在所述应力源层的至少第一区域上方的表面半导体层上形成附加半导体材料；改变所述应力源层的至少第一区域上方的表面半导体层的第一区域中的应变状态；形成穿过表面半导体层进入基衬底的至少一部分的沟槽结构；以及改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态。

【技术特征摘要】
【国外来华专利技术】2014.09.18 US 14/489,8411.一种形成半导体结构的方法，包括：提供绝缘体上半导体(SOI)衬底，该SOI衬底包括：基衬底；应力源层，其在基衬底上方，且包括结晶应变材料；表面半导体层；以及介电层，其设置在应力源层与表面半导体层之间；注入离子进入或穿过所述应力源层的至少第一区域，而不注入离子进入或穿过所述应力源层的至少第二区域；在所述应力源层的至少第一区域上方的表面半导体层上形成附加半导体材料；改变所述应力源层的至少第一区域上方的表面半导体层的第一区域中的应变状态；形成穿过表面半导体层进入基衬底的至少一部分的沟槽结构；以及改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态。2.根据权利要求1所述的方法，其中，改变所述应力源层的至少第二区域上方的表面半导体层的第二区域中的应变状态包括，使得表面半导体层的第二区域中的应变状态不同于表面半导体层的第一区域中的应变状态。3.根据权利要求1所述的方法，其中，改变表面半导体层的第一区域中的应变状态包括在表面半导体层的第一区域中引入压缩应变。4.根据权利要求1所述的方法，其中，改变表面半导体层的第二区域中的应变状态包括在表面半导体层的第二区域中引入拉伸应变。5.根据权利要求1所述的方法，其中，提供的SOI衬底的应力源层包括压缩应变SixGe1-x层。6.根据权利要求1所述的方法，其中，提供的SOI衬底的介电层包括一个或多个介电层，每个介电层包括选自氮化硅、氧化硅和氮氧化硅的材料。7.根据权利要求1所述的方法，其中，注入离子进入或穿过所述应力源层的至少一部分包括注入锗、硅、碳、氩和...

【专利技术属性】
技术研发人员：BY·阮，W·施瓦岑巴赫，C·马勒维尔，
申请(专利权)人：SOITEC公司，
类型：发明
国别省市：法国;FR