一种改善电磁干扰的电子装置制造方法及图纸

本发明专利技术公开了一种改善电磁干扰的电子装置，包括供电模块、电源接受端和用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构串联在供电模块和电源接受端之间，所述电路架构包括PCB走线，所述PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组。本发明专利技术能使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化，解决了由于LPDDR3电源引起的电磁干扰问题。

Electronic device for improving electromagnetic interference

The invention discloses an electronic device to improve the electromagnetic interference, including the power supply module, power supply and the power receiving end for receiving end echo loss minimization, the noise attenuation in PCB circuit architecture maximizes the noise line, the circuit architecture series receiving end in the power supply module and a power supply, the the circuit architecture including the PCB line, PCB line go set the first decoupling capacitor, second decoupling capacitor and noise decoupling compensation capacitor group. The invention can minimize the return loss to the noise of the power receiving end, maximize the noise attenuation in the PCB line, and solve the electromagnetic interference caused by the LPDDR3 power supply.

【技术实现步骤摘要】
一种改善电磁干扰的电子装置
本专利技术涉及电路设计技术，特别涉及一种改善电磁干扰的电子装置。
技术介绍
随着移动技术的飞速发展，智能手机等智能终端的应用越来越丰富，新一代LPDDR3（TheThirdGenerationLowPowerDoubleDateRateSynchronousDynamicRandomAccessMemory第三代低功耗双倍速率同步动态存储）在智能手机上已经应用，给智能终端提供了更宽的带宽。由于手机电源上的噪声及干扰的存在，导致电源（如电源管理芯片的供电）进入LPDDR3后、或者在下一阶电源网络分配中导致噪声进一步加强甚至产生辐射干扰，影响智能手机的性能，因此，电源上的噪声、辐射干扰及干扰耐受力是智能终端必须解决的问题。
技术实现思路
鉴于上述现有技术的不足之处，本专利技术的目的在于提供一种改善电磁干扰的电子装置，能解决由于LPDDR3电源引起的电磁干扰问题。为了达到上述目的，本专利技术采取了以下技术方案：一种改善电磁干扰的电子装置，包括供电模块、电源接受端和用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构串联在供电模块和电源接受端之间，所述电路架构包括PCB走线，所述PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组。所述的改善电磁干扰的电子装置中，所述PCB走线包括首尾依次连接的若干段PCB主路线，所述噪声去耦补偿电容组包括若干盘路滤波电容，所述第一去耦电容和各盘路滤波电容依次位于每段PCB主路线的起点，所述第二去耦电容位于PCB走线的终点。所述的改善电磁干扰的电子装置中，所述PCB主路线满足以下公式：其中，S11为回波损耗系数、且S11的值接近于1，S21为插入损耗系数、且S21的值接近于0，Γin为入射端口反射，Zin为每段PCB主路线的输入阻抗，Z0为每段PCB主路线的特征阻抗，ZL为负载阻抗，β为传输常数，d为每段PCB主路线的长度。所述的改善电磁干扰的电子装置中，所述PCB走线上设置有若干条并联开路线。所述的改善电磁干扰的电子装置中，所述并联开路线的容值通过以下公式计算获得：其中，C为并联开路线的等效电容值，A为并联开路线的占用面积，h为并联开路线到参考层的介质厚度，ε0为空气介电常数，εr为相对介电常数。所述的改善电磁干扰的电子装置中，所述PCB走线占用PCB的面积不大于3.5cm×1.85cm。所述的改善电磁干扰的电子装置中，当PCB走线占用PCB的面积超过最大面积要求时，采用与所述并联开路线等值的电容代替所述并联开路线。所述的改善电磁干扰的电子装置中，并联开路线为4段，且与所述PCB走线一体设置。所述的改善电磁干扰的电子装置中，所述电路架构包括第一PCB层、第二PCB层和若干过孔，所述PCB走线、第一去耦电容、第二去耦电容和噪声去耦补偿电容组设置于所述第一PCB层上，所述第二PCB层为接地层；所述第一PCB层上设置有若干与所述过孔对应的接地点；所述第一去耦电容的一端、第二去耦电容的一端和噪声去耦补偿电容组的一端与PCB走线电连接，所述第一去耦电容的另一端、第二去耦电容的另一端和噪声去耦补偿电容组的另一端分别与相应的接地点电连接，各个接地点通过一过孔连接所述第二PCB层。所述的改善电磁干扰的电子装置中，噪声去耦补偿电容组包括的5个盘路滤波电容，所述过孔和接地点均为7个，所述过孔位于第一PCB层和第二PCB层之间。相较于现有技术，本专利技术提供的改善电磁干扰的电子装置，包括供电模块、电源接受端和用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构通过在PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组，当电路架构串联在供电模块和电源接受端之间时，所述PCB走线用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化，解决了由于LPDDR3电源引起的电磁干扰问题。附图说明图1为本专利技术改善电磁干扰的电子装置的结构框图。图2为本专利技术改善电磁干扰的电子装置的正面示意图。图3为本专利技术改善电磁干扰的电子装置中PCB主路线的形状示意图。图4为本专利技术改善电磁干扰的电子装置中PCB走线的示意图。图5为本专利技术改善电磁干扰的电子装置的立体结构示意图。图6为未使用本专利技术的电路架构时，电源接受端回波损耗及插入损耗的波形示意图。图7为经本专利技术的电路架构改善后的回波损耗及插入损耗的波形示意图。图8为本专利技术改善电磁干扰的电子装置的ESD信号的模拟波形示意图。图9为未使用本专利技术的电路架构时，智能终端包含200mV开关噪声的输入时域结果示意图。图10为未使用本专利技术的电路架构时，智能终端包含200mV开关噪声的输出时域结果示意图。图11为加入本专利技术的电路架构时，智能终端包含200mV开关噪声在供电模块的时域结果示意图。图12为经本专利技术的电路架构改善后，智能终端包含200mV开关噪声在电源接受端的时域结果示意图。图13为未使用本专利技术的电路架构时，使用200mV开关噪声的远场3M的辐射波形示意图。图14为经本专利技术的电路架构改善后，使用200mV开关噪声的远场3M的辐射波形示意图。具体实施方式本专利技术提供一种改善电磁干扰的电子装置，为使本专利技术的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本专利技术进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。本专利技术提供的改善电磁干扰的电子装置，改善了在智能手机产品中由于LPDDR3电源引起的电磁兼容性问题。同时解决了现有智能手机中可用带宽范围不够问题，以及需要增加较高成本来达到相应抑制能力造成产品竞争力下降的问题。请参阅图1和图2，其中，图1为本专利技术改善电磁干扰的电子装置的结构框图。图2为本专利技术改善电磁干扰的电子装置的正面示意图。如图1和图2所示，本专利技术的改善电磁干扰的电子装置供电模块100（如电源管理芯片输出的电压端，即电源管理芯片的输出端）、电源接受端200（电源接受端200为负载，如：智能手机平台的动态存储模块、LPDDR3芯片等）和电路架构300，所述电路架构300串联在供电模块100和电源接受端200之间，用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化。其中，所述电路架构300包括PCB走线301，所述PCB走线301上设置第一去耦电容C101、第二去耦电容C107和噪声去耦补偿电容组（图中未标出）。本实施例中，所述第一去耦电容C101为高频去耦电容，该第一去耦电容C101位于PCB走线301的起点，其容值小于10nF，用于滤除智能手机高频段的噪声信号，所述第二去耦电容C107为低频去耦电容，该第二去耦电容C107位于PCB走线301的终点，其容值大于10nF，用于滤除智能手机低频段的噪声信号。具体实施时，所述第一去耦电容C101的一端与所述PCB走线301的起点电连接、所述第一去耦电容C101的另一端接地，第二去耦电容C107的一端与所述PCB走线301的终点电连接、第二去耦电容C107的另一端接地，噪声去耦补偿电容组的一端与所述PCB走线301电连接、噪声去耦补偿电容组的另一端接地。如图1和图2所示，在智能终端混合信号应用的情况下，供给负载（即电源接受端20本文档来自技高网...

【技术保护点】
一种改善电磁干扰的电子装置，包括供电模块和电源接受端，其特征在于，还包括用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构串联在供电模块和电源接受端之间，所述电路架构包括PCB走线，所述PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组；所述第一去耦电容位于PCB走线的起点，所述第二去耦电容位于PCB走线的终点，噪声去耦补偿电容组位于第一去耦电容和第二去耦电容之间。

【技术特征摘要】
1.一种改善电磁干扰的电子装置，包括供电模块和电源接受端，其特征在于，还包括用于使电源接受端对噪声的回波损耗最小化、在PCB走线中对噪声的衰减最大化的电路架构，所述电路架构串联在供电模块和电源接受端之间，所述电路架构包括PCB走线，所述PCB走线上设置第一去耦电容、第二去耦电容和噪声去耦补偿电容组；所述第一去耦电容位于PCB走线的起点，所述第二去耦电容位于PCB走线的终点，噪声去耦补偿电容组位于第一去耦电容和第二去耦电容之间。2.根据权利要求1所述的改善电磁干扰的电子装置，其特征在于，所述PCB走线包括首尾依次连接的若干段PCB主路线，所述噪声去耦补偿电容组包括若干旁路滤波电容，所述第一去耦电容和各旁路滤波电容依次位于每段PCB主路线的起点，所述第二去耦电容位于PCB走线的终点。3.根据权利要求1所述的改善电磁干扰的电子装置，其特征在于，所述PCB主路线满足以下公式：其中，S11为回波损耗系数，S21为插入损耗系数，Γin为入射端口反射，Zin为每段PCB主路线的输入阻抗，Z0为每段PCB主路线的特征阻抗，ZL为负载阻抗，β为传输常数，d为每段PCB主路线的长度。4.根据权利要求1所述的改善电磁干扰的电子装置，其特征在于，所述PCB走线上设置有若干条并联开路线。5.根据权利要求4所述的改善电磁干扰的电子装置，其特征在于，所述并联开路线的容值通过以下公式计算获得：其中，C为并...

【专利技术属性】
技术研发人员：李劲松，
申请(专利权)人：宇龙计算机通信科技深圳有限公司，
类型：发明
国别省市：广东,44