用于非易失性存储器的片上动态读取制造技术

本文公开了用于动态地确定芯片（例如，存储器裸片）上的读取电平。一种方法包括：在第一读取电平集合处读取存储器裸片上的非易失性存储元件组。在存储器裸片上存储读取电平的两个最新结果。确定在两个最新读取电平的读取之间在该组中有多少示出不同结果的非易失性存储元件的计数。使用存储器裸片上存储的结果来在存储器裸片上执行确定。基于当计数达到预定标准时的读取电平来确定用于区别所述多个数据状态中的第一相邻数据状态对之间的动态读取电平。注意到，可以在存储器裸片上动态地确定读取电平。

On chip dynamic reading for non-volatile memory

A reading level for dynamically determining a chip (e.g., a memory sheet) is disclosed. A method includes reading a non-volatile memory element group on a memory bare sheet at a first read level set. Two latest results of reading levels are stored on the memory bare chip. Determines the number of nonvolatile memory elements in the group that display different results between two reads at the read level. The determination is performed on the memory bare chip using the results stored on the memory bare chip. A dynamic read level between the first adjacent data state pairs in the plurality of data states is determined based on the read level at the time the count reaches the predetermined standard. It is noted that the read level can be dynamically determined on the memory bare chip.

【技术实现步骤摘要】
【国外来华专利技术】用于非易失性存储器的片上动态读取
本公开涉及用于非易失性存储器的技术。
技术介绍
半导体存储器已经变得越来越普及地用于各种电子设备中。例如，将非易失性半导体存储器用于个人导航设备、蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中。电可擦除可编程只读取存储器（EEPROM）及闪速存储器是最流行的非易失性半导体存储器之一。EEPROM和闪速存储器都使用位于半导体衬底中的沟道区上方并与该沟道区绝缘的浮置栅极。该浮置栅极和沟道区位于源极区和漏极区之间。控制栅极被设置在浮置栅极上并与之绝缘。晶体管的阈值电压由浮置栅极上保留的电荷量来控制。也就是说，在晶体管导通以允许在晶体管的源极和漏极之间的导通之前必须施加给控制栅极的最小电压量由浮置栅极上的电荷电平控制。一些EEPROM及闪速存储器设备具有用于存储两个范围的电荷的浮置栅极，并且因此，存储器元件可在两个状态（例如已擦除状态和已编程状态）之间被编程/擦除。这样的闪速存储器设备有时被称为二进制闪速存储器设备，因为每个存储器元件可存储一位数据。多状态（也称为多电平）闪速存储器设备通过识别多个不同的允许/有效的已编程的阈值电压范围来实现。每个不同的阈值电压范围与在存储器设备中编码的数据位集合的预定值对应。例如，每个存储器元件在当其处于与四个不同阈值电压范围对应的四个离散电荷带之一时能够存储两位数据。通常，在编程操作期间施加给控制栅极的编程电压VPGM是作为幅度随时间增加的一系列脉冲而施加的。在一个可能的方法中，脉冲的幅度随着每个连续脉冲而增加预定步长，例如0.2-0.4V。VPGM可被施加给闪速存储器元件的控制栅极。在编程脉冲之间的时间段中，执行验证操作。也就是说，在连续编程脉冲之间读取被并行编程的一组元件中的每个元件的编程电平，以确定该编程电平是否等于或大于该元件正被编程到的验证电平。对于多状态闪速存储器元件的阵列，可以针对元件的每个状态执行验证步骤，以确定该元件是否已经达到了其数据关联验证电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要针对三个比较点执行验证操作。而且，当对EEPROM或闪速存储器设备(例如，在NAND串中的NAND闪速存储器设备)编程时，通常VPGM被施加给控制栅极并且位线被接地，这致使来自单元或者存储器元件（例如，存储元件）的沟道的电子被注入到浮置栅极中。当电子在浮置栅极中聚集时，浮置栅极变为带负电并且存储器元件的阈值电压升高，因而认为该存储器元件处于已编程状态。此外，在读取操作期间，将读取参考电压施加给待读取的存储元件集合，并且做出关于哪个读取参考电压导致存储元件变得导通的认定。读取参考电压被设置，以允许区别存储元件的数据状态。然而，读取参考电压通常是固定的，并且不能解决以下这样的事实：例如由于一些因素（例如电荷泄漏，温度改变，编程循环的数量等）而造成的存储元件集合的阈值电压分布可改变。因此，读取错误可能出现。为了解决阈值电压分布中的移位，可以“动态地”确定新的读取参考电压。然而，用于动态地确定新读取电平的一些传统方法需要构建用于每个状态的阈值电压分布。然而，这需要大量的计算，其可能是耗时的。另外，还可能需要在存储器控制器中执行这些计算。用于动态地确定读取电平的一种传统方法是读取数据，并随后确定是否可以使用错误校正码（ECC）来校正错误。如果ECC不能校正错误，则可以移位读取电平并且再次读取数据。如果ECC仍然不能校正错误，则重复该过程直到成功地读取该数据为止。该过程通常涉及将数据转移出存储器阵列，以尝试使用ECC来进行校正。将数据转移出存储器阵列以及执行ECC都可能占据相当多的时间。而且，随着存储器阵列尺寸的缩小，多个寄生效应（例如单元到单元的干扰）和非理想效应（例如编程噪声）增加，这导致用于每个已编程状态的更宽的阈值电压分布。因此，在每个已编程状态之间可用的空间随着每个生成而变得越来越小，这意味着错误失败位计数在增加。这使得选择用于每个状态的读取电平甚至更加重要以使得错误失败位计数最小化。附图说明图1是NAND串的俯视图。图2是NAND串的等效电路图。图3是非易失性存储器系统的框图。图4是描述存储器阵列的一个实施例的框图。图5是描述感测块的一个实施例的框图。图6A描述示例性Vt分布集合。图6B描述示例性Vt分布集合。图7示出用于两个数据状态的阈值电压分布。图8是用于动态地确定片上读取电平的过程的一个实施例的流程图。图9描述读取电平和关联的误比较的一个实施例。图10A是用于动态地确定存储器裸片上的读取电平的过程的一个实施例的流程图。图10B描述数据锁存器的一个实施例。图11A描述用于一个实施例的误比较和误读取之间的可能关系的图形。图11B描述用于表示一个实施例的误读取和误比较之间的关联的图形图12是描述用于执行读取操作的过程的一个实施例的流程图。图13A描述用于动态地确定读取电平的过程的一个实施例的流程图。图13B描述用于动态地确定读取电平的过程的一个实施例的流程图。图14A是将来自一个字线的动态地确定的读取电平用于另一个字线的过程的一个实施例的流程图。图14B是将来自一个块的动态地确定的读取电平用在另一块中的过程的一个实施例的流程图。图15是使用单个字线电压来感测两个不同阈值电压的过程的一个实施例的流程图。图16是使用源极跟随器感测进行读取的过程的一个实施例的流程图。图17描述了用于动态地确定读取电平的过程的一个实施例的流程图。具体实施方式本文公开了动态地确定芯片（例如，存储器裸片）上的读取电平。在一个实施例中，在默认读取电平处执行非易失性存储元件（例如，存储器单元）的初始读取。注意到，该读取可以确定每个存储器单元具有高于读取电平的阈值电压还是低于读取电平的阈值电压。可以将读取结果存储到存储器裸片上的第一数据锁存器集合中。随后可以在再次读取之前稍微地调节读取电平。可以将第二读取结果存储到第二数据锁存器集合中。随后可以基于一个存储器单元接一个存储器单元来比较在两个数据锁存器集合中的结果。实际上，该比较可以确定哪个存储器单元示出对于两个读取的不同结果（例如，“误比较”）。如果误比较的数量不小于预定阈值，则可以在另一个读取电平处执行另一个读取。当误比较的数量小于预定阈值时，最后读取的结果可以用作最终读取结果。而且，所用的最后的读取电平可以被用作用于进一步的读取操作的读取电平。因此，可以动态地确定读取电平。注意到，可以在存储器裸片上动态地确定读取电平。注意到，一个实施例并未将数据离开存储器裸片而转移到外部控制器以为了动态地建立读取电平。而且，一个实施例并未执行ECC算法以动态地建立读取电平。因此，通过不必为了找到合适的读取电平来转移从存储器裸片离开的数据，从而节约了时间。而且，通过不必为了找到合适的读取电平来执行ECC算法，从而节约了时间。还注意到，在一些情况中，还期望销售不具有外部控制器的存储器设备。例如，一些客户可能想要提供他们自己的存储器控制器。因此，动态地确定片上的读取电平的这些实施例具有的优势在于：在没有控制器确定合适的读取电平的具体要求的情况下提供存储器设备。在一些实施例中，使用NAND存储器阵列来执行动态地确定片上的读取电平。然而，注意到，可以在其它类型的非易失性存储上执行动态地本文档来自技高网...

【技术保护点】
一种操作非易失性存储器的方法，包括：在第一读取电平集合处读取存储器裸片上的非易失性存储元件组(802)，所述非易失性存储元件组存储多个数据状态，在第一集合中的读取电平的每个彼此相差统一步长，并且与所述多个数据状态中的第一相邻数据状态对相关联；在所述存储器裸片上存储所述读取电平的两个最新结果(804)；确定在两个最新读取电平的读取之间在所述组中有多少被示出不同结果的非易失性存储元件的第一计数，使用在所述存储器裸片上存储的所述读取电平的两个最新结果来在所述存储器裸片上执行所述确定(806)；基于当所述第一计数达到预定标准时的读取电平来建立用于区别所述第一相邻数据状态对的第一动态读取电平(808)；并且基于所述第一动态读取电平来确定用于第二读取电平集合的初始读取电平，在第二集合中的读取电平的每个彼此相差统一步长，并且与所述多个数据状态中的第二相邻数据状态对相关联；在第二读取电平集合处读取所述非易失性存储元件组；在所述存储器裸片上存储所述第二读取电平集合的两个最新结果；确定在所述第二集合中的两个最新读取电平的读取之间在所述组中有多少被示出不同结果的非易失性存储元件的第二计数，使用在所述存储器裸片上存储的所述第二读取电平集合的两个最新结果来在所述存储器裸片上执行所述确定；以及基于当所述第二计数达到预定标准时的读取电平来建立用于区别所述第二相邻数据状态对的第二动态读取电平。...

【技术特征摘要】
【国外来华专利技术】2011.09.21 US 13/239,1941.一种操作非易失性存储器的方法，包括：在第一读取电平集合处读取存储器裸片上的非易失性存储元件组(802)，所述非易失性存储元件组存储多个数据状态，在第一集合中的读取电平的每个彼此相差统一步长，并且与所述多个数据状态中的第一相邻数据状态对相关联；在所述存储器裸片上存储所述读取电平的两个最新结果(804)；确定在两个最新读取电平的读取之间在所述组中有多少被示出不同结果的非易失性存储元件的第一计数，使用在所述存储器裸片上存储的所述读取电平的两个最新结果来在所述存储器裸片上执行所述确定(806)；基于当所述第一计数达到预定标准时的读取电平来建立用于区别所述第一相邻数据状态对的第一动态读取电平(808)；并且基于所述第一动态读取电平来确定用于第二读取电平集合的初始读取电平，在第二集合中的读取电平的每个彼此相差统一步长，并且与所述多个数据状态中的第二相邻数据状态对相关联；在第二读取电平集合处读取所述非易失性存储元件组；在所述存储器裸片上存储所述第二读取电平集合的两个最新结果；确定在所述第二集合中的两个最新读取电平的读取之间在所述组中有多少被示出不同结果的非易失性存储元件的第二计数，使用在所述存储器裸片上存储的所述第二读取电平集合的两个最新结果来在所述存储器裸片上执行所述确定；以及基于当所述第二计数达到预定标准时的读取电平来建立用于区别所述第二相邻数据状态对的第二动态读取电平。2.根据权利要求1所述的方法，其中，所述非易失性存储元件组的一部分存储错误校正码，达到预定标准的所述第一和第二计数包括低于阈值的所述第一和第二计数，其中，所述阈值与能够通过使用所述错误校正码来施加错误校正以校正的水平对应。3.根据权利要求1或2所述的方法，其中，所述第一读取电平集合中的第一读取电平为默认读取电平，并且所述第一读取电平集合中的第二读取电平位于以下方向，在该方向上期望所述非易失性存储元件组的阈值分布随着时间的推移而移动。4.根据权利要求1或2所述的方法，其中，所述非易失性存储元件组与第一字线相关联，并且还包括将所述第一动态读取电平用作用于区别与其它字线相关联的非易失性存储元件的所述第一相邻数据状态对的初始读取电平。5.根据权利要求1或2所述的方法，其中，所述第一读取电平集合中的至少两个读取电平具有相同的大小。6.根据权利要求1所述的方法，其中，达到所述预定标准的所述第一和第二计数包括达到最小值的所述第一和第二计数。7.根据权利要求1或2所述的方法，其中，所述存储在每个所述读取电平处的读取的结果包括：在第一数据锁存器中存储从第一读取电平处读取的结果以及在第二数据锁存器中存储从第二...

【专利技术属性】
技术研发人员：迪潘舒·杜塔，达纳·李，杰弗里·卢茨，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国,US