半导体器件及其形成方法技术

本发明专利技术涉及半导体器件及其形成方法。提供了一种形成半导体器件的方法。该方法包括提供一结构，该结构包括处理衬底、位于所述处理衬底的最上表面上方的掩埋氮化硼层、位于所述掩埋氮化硼层的最上表面上的掩埋氧化物层、以及位于所述掩埋氧化物层的最上表面上的顶部半导体层。接下来，将第一半导体衬垫、第二半导体衬垫和多条半导体纳米线构图到所述顶部半导体层中，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫。通过从每条半导体纳米线下方去除所述掩埋氧化物层的一部分而使所述半导体纳米线悬置，其中所述掩埋氮化硼层的最上表面的一部分暴露。接下来，形成全包围栅场效应晶体管。

Semiconductor device and method of forming the same

The invention relates to a semiconductor device and a method of forming the same. A method of forming a semiconductor device is provided. The method includes providing a structure, the structure includes a substrate processing, located in the substrate processing on the surface of the buried boron nitride layer, the buried boron nitride layer on the upper surface of the buried oxide layer, and the buried oxide layer on the top surface of the semiconductor layer. Next, the first semiconductor pad, second semiconductor pads and a plurality of semiconductor nanowires composition to the top of the semiconductor layer, the semiconductor nanowire is connected with the first semiconductor pad and the second semiconductor pads with ladder structure. The semiconductor nanowire is suspended by removing a portion of the buried oxide layer from each semiconductor nanowire, wherein a portion of the uppermost surface of the buried boron nitride layer is exposed. Next, a fully enclosed gate field effect transistor is formed.

【技术实现步骤摘要】
半导体器件及其形成方法
技术介绍
本公开涉及基于半导体的电子器件，更具体地，涉及全包围栅（gate-allaround）半导体纳米线场效应晶体管（FET）及其形成方法。
技术介绍
在互补金属氧化物半导体（CMOS）器件的发展中，诸如例如FinFET、三栅和全包围栅半导体纳米线场效应晶体管（FET）的非平面半导体器件的使用是下一步。对于获得具有均匀电学特性的器件，将这种非平面半导体器件制造为在器件区域中具有最小变化是关键的。
技术实现思路
本公开提供了一种以如下方式使半导体纳米线悬置的方法：其中，每条悬置的半导体纳米线与衬底表面之间的垂直距离被很好地控制并且不依赖于半导体纳米线的尺寸。在本公开中这是通过利用包括紧靠掩埋氧化物层且位于其下方的掩埋氮化硼层的衬底而实现的。该掩埋氮化硼层与传统绝缘体上半导体（SOI）衬底的掩埋氧化物层相比更抗蚀刻。因此，可以实现每条悬置的半导体纳米线的中央部分与衬底表面（即，掩埋氮化硼层的最上表面的一部分）之间的恒定垂直距离。在本公开的一个方面中，提供了一种形成半导体器件的方法。本公开的该方法包括提供一结构，该结构自下而上包括处理衬底（handlesubstrate）、位于所述处理衬底的最上表面上方的掩埋氮化硼层、位于所述掩埋氮化硼层的最上表面上的掩埋氧化物层、以及位于所述掩埋氧化物层的最上表面上的顶部半导体层。接下来，将第一半导体衬垫（pad）、第二半导体衬垫和多条半导体纳米线构图（pattern）到所述顶部半导体层中，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫。通过从所述多条半导体纳米线中的每条半导体纳米线下方去除所述掩埋氧化物层的一部分而使每条半导体纳米线悬置，其中所述掩埋氮化硼层的最上表面的一部分暴露。接下来，形成包括包围每条半导体纳米线的栅极电介质和栅极的全包围栅场效应晶体管。在本公开的另一方面中，提供了一种半导体器件。该半导体器件包括第一掩埋氧化物层部分和第二掩埋氧化物层部分，所述第一掩埋氧化物层部分和所述第二掩埋氧化物层部分中的每一者都位于掩埋氮化硼层的最上表面上，其中所述掩埋氮化硼层的所述最上表面的位于所述第一和第二掩埋氧化物层部分之间的部分暴露。所述器件还包括位于所述第一掩埋氧化物层部分的顶上的第一半导体衬垫、以及位于所述第二掩埋氧化物层部分的顶上的第二半导体衬垫。还存在多条半导体纳米线，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫并且悬置在所述掩埋氮化硼层的所述最上表面的暴露部分上方。附图说明图1A是根据本公开实施例的示例性半导体结构的自顶向下视图，该半导体结构自下而上包括处理衬底、掩埋氮化硼层、掩埋氧化物层和顶部半导体层。图1B是该示例性半导体结构的沿着图1A中的平面A1-A2的垂直横截面视图。图2是根据本公开实施例的另一示例性半导体结构的垂直横截面视图，该半导体结构自下而上包括处理衬底、第一掩埋氧化物层、掩埋氮化硼层、第二掩埋氧化物层和顶部半导体层。图3是根据本公开实施例在形成多条半导体纳米线之后的图1的示例性半导体结构的自顶向下视图。图4A是根据本公开实施例在形成多条悬置的半导体纳米线之后的图3的示例性半导体结构的自顶向下视图。图4B是该示例性半导体结构的沿着图4A中的平面A1-A2的垂直横截面视图。图5A是根据本公开实施例在对所述多条悬置的半导体纳米线中的每一条悬置的半导体纳米线进行减薄和整形（reshape）之后的图4A的示例性半导体结构的自顶向下视图。图5B是该示例性半导体结构的沿着图5A中的平面A1-A2的垂直横截面视图。图6A是根据本公开实施例在形成全包围栅FET之后的图5A的示例性半导体结构的自顶向下视图。图6B是该示例性半导体结构的沿着图6A中的平面A1-A2的垂直横截面视图。图7A是根据本公开实施例在形成自对准的硅化物接触之后的图6A的示例性半导体结构的自顶向下视图。图7B是该示例性半导体结构的沿着图7A中的平面A1-A2的垂直横截面视图。图8A是根据本公开实施例在形成接触层级（level）结构之后的图7A的示例性半导体结构的自顶向下视图。图8B是该示例性半导体结构的沿着图8A中的平面A1-A2的垂直横截面视图。具体实施方式现在将通过参考下面的讨论和本公开的附图更详细地描述本公开，本公开提供了全包围栅半导体纳米线FET及其形成方法。注意，附图是仅为了示例的目的而提供的并且未按比例绘制。在下面的描述中，阐述了大量的特定细节，例如具体的结构、部件、材料、尺寸、处理步骤和技术，以示例本公开。然而，本领域普通技术人员将理解，本公开的各种实施例可以在没有这些特定细节的情况下或者在具有其它特定细节的情况下实施。在其它情况下，未详细描述公知的结构或处理步骤，以免使本公开的各种实施例模糊不清。将理解，当诸如层、区域或衬底的要素被称为在另一要素“上”或“之上”时，它可以直接在该另一要素上，或者也可以存在中间要素。相反，当一个要素被称为“直接在”另一要素“上”或者“之上”时，不存在中间要素。还应当理解，当一个要素被称为“连接”或“耦合”到另一个要素时，它可以被直接连接或耦合到该另一要素，或者可以存在中间要素。相反，当一个要素被称为“被直接连接”或“被直接耦合”到另一要素时，不存在中间要素。当一个要素被称为“直接接触”另一元件或者“与”另一元件“直接接触”时，不存在中间要素。如上所述，提供了一种以如下方式使半导体纳米线悬置的方法：其中，每条悬置的半导体纳米线与衬底表面之间的垂直距离被很好地控制并且不依赖于半导体纳米线的尺寸。在本公开中这是通过利用包括紧靠掩埋氧化物层且位于其下方的掩埋氮化硼层的衬底而实现的。该掩埋氮化硼层与传统绝缘体上半导体（SOI）衬底的掩埋氧化物层相比更抗蚀刻。因此，可以实现每条悬置的半导体纳米线的中央部分与衬底表面（即，掩埋氮化硼层的最上表面的一部分）之间的恒定垂直距离。首先参考图1A-1B，示例出了能够在本公开的一个实施例中采用的示例性半导体结构。图1A-1B所示的示例性半导体结构自下而上包括处理衬底10、掩埋氮化硼层12、掩埋氧化物层14和顶部半导体层16。在本公开的此点，处理衬底10、掩埋氮化硼层12、掩埋氧化物层14和顶部半导体层16均为具有平面的最上表面的连续层。该示例性半导体结构的处理衬底10具有两个功能：（i）处理衬底10提供机械支撑，以及（ii）处理衬底10为冷却（如果需要冷却）提供低热阻路径。因此处理衬底10可以包括任何满足上述条件的材料。在本公开的一个实施例中，处理衬底10包括第一半导体材料，该第一半导体材料可以选自但不限于硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料以及其它化合物半导体材料。在本公开的一些实施例中，处理衬底10的材料可以是单晶，即，外延半导体材料。贯穿本公开使用的术语“单晶”表示这样的材料：其中整个样品的晶格是连续的，直到样品的边缘不中断，没有晶界。在一个例子中，处理衬底10可以是单晶硅材料。在一些实施例中，处理衬底10是包括例如电介质材料和/或导电材料的非半导体材料。处理衬底10的全部或部分可以被掺杂以提供位于处理衬底10与紧接在处理衬底10上方的层（即本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：提供一结构，该结构自下而上包括处理衬底、位于所述处理衬底的最上表面上方的掩埋氮化硼层、位于所述掩埋氮化硼层的最上表面上的掩埋氧化物层、以及位于所述掩埋氧化物层的最上表面上的顶部半导体层；将第一半导体衬垫、第二半导体衬垫和多条半导体纳米线构图到所述顶部半导体层中，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫；通过从所述多条半导体纳米线中的每条半导体纳米线下方去除所述掩埋氧化物层的一部分而使每条半导体纳米线悬置，其中所述掩埋氮化硼层的最上表面的一部分暴露；以及形成包括包围每条半导体纳米线的栅极电介质和栅极的全包围栅场效应晶体管，其中，每条半导体纳米线的中心部分与所述掩埋氮化硼层的暴露部分的所述最上表面之间的垂直距离是恒定的。

【技术特征摘要】
2012.12.18 US 13/718,7671.一种形成半导体器件的方法，包括：提供一结构，该结构自下而上包括处理衬底、位于所述处理衬底的最上表面上方的掩埋氮化硼层、位于所述掩埋氮化硼层的最上表面上的掩埋氧化物层、以及位于所述掩埋氧化物层的最上表面上的顶部半导体层；将第一半导体衬垫、第二半导体衬垫和多条半导体纳米线构图到所述顶部半导体层中，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫；通过从所述多条半导体纳米线中的每条半导体纳米线下方去除所述掩埋氧化物层的一部分而使每条半导体纳米线悬置，其中所述掩埋氮化硼层的最上表面的一部分暴露；以及形成包括包围每条半导体纳米线的栅极电介质和栅极的全包围栅场效应晶体管，其中，每条半导体纳米线的中心部分与所述掩埋氮化硼层的暴露部分的所述最上表面之间的垂直距离是恒定的。2.权利要求1所述的方法，其中，所述掩埋氮化硼层与所述处理衬底的所述最上表面直接接触。3.权利要求1所述的方法，其中，所述结构还包括另一掩埋氧化物层，所述另一掩埋氧化物层位于所述掩埋氮化硼层与所述处理衬底的所述最上表面之间。4.权利要求1所述的方法，还包括：在所述悬置之后并且在所述形成全包围栅场效应晶体管之前对每条所述半导体纳米线进行减薄和整形。5.权利要求4所述的方法，其中，所述减薄和整形包括在惰性气体中退火。6.权利要求4所述的方法，其中，所述减薄和整形包括在氢气中退火。7.权利要求6所述的方法，其中，所述退火在30乇到1000乇的压力下并且在600℃到1100℃的温度下进行。8.权利要求1所述的方法，其中，所述顶部半导体层包括硅。9.权利要求1所述的方法，其中，所述悬置包括各向同性蚀刻。10.权利要求9所述的方法，其中，所述各向同性蚀刻包括与稀释的氢氟酸(DHF)接触。11.权利要求1所述的方法，其中，所述悬置步骤由在惰性气体或氢气中进行退火构成。12.一种半导体器件，包括：第一掩埋氧化物层部分和第二掩埋氧化物层部分，所述第一掩埋氧化物层...

【专利技术属性】
技术研发人员：G·科恩，M·A·古罗恩，A·格里尔，L·希，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国,US