三维非易失性存储器件、存储系统及制造器件的方法技术方案

本发明专利技术公开了一种三维非易失性存储器件、包括三维非易失性存储器件的存储系统、以及三维非易失性存储器件的制造方法，所述三维非易失性存储器件包括：垂直沟道层，从衬底突出；多个层间绝缘层和多个导电层，沿着垂直沟道层交替地形成；电荷陷阱层，包围垂直沟道层，所述电荷陷阱层在插入于多个导电层与垂直沟道层之间的多个第一区中具有比在插入于多个层间绝缘层与垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，形成在多个导电层与多个电荷陷阱层之间的多个第一区的每个中。

Three dimensional nonvolatile memory device, storage system and method for manufacturing device

The invention discloses a three-dimensional nonvolatile memory device, including three-dimensional storage system, nonvolatile memory device and three-dimensional nonvolatile memory device manufacturing method, the three-dimensional nonvolatile memory device includes a vertical channel layer from the substrate layer is prominent; and a plurality of conductive layers a plurality of insulation layers along the vertical channel layer alternately formed; the charge trap layer, surrounded by a vertical channel layer, compared with an insulating layer interposed therebetween and vertical to the multiple layers between the straight smaller more second region between the channel layer thickness in the first region of the charge trap layer is inserted in the in a plurality of conductive layers and vertical channel between the layers; and a blocking insulating layer, each forming a plurality of the first area of the plurality of conductive layers and a plurality of charge trap layer between the.

【技术实现步骤摘要】
三维非易失性存储器件、存储系统及制造器件的方法相关申请的交叉引用本申请要求2011年12月22日提交的申请号为10-2011-0140193的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种半导体器件及其制造方法。更具体而言，本专利技术涉及一种三维非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述器件的方法。
技术介绍
半导体存储器件的发展呈现出提高集成度并储存高容量数据的趋势。由于典型的二维存储器件沿着行方向布置在半导体衬底上，所以需要具有更大面积的半导体衬底来储存高容量的数据。然而，随着二维存储器件的集成密度提高，相邻器件之间的干扰和影响可能增加，由此使可以容易地储存高容量数据的多电平单元（MLC）操作复杂化。为了克服二维存储器件的限制，正在开发三维存储器件。在三维存储器件中，传统的仅沿着行方向布置的存储器单元可以沿着与半导体衬底垂直的方向层叠。因而，与二维存储器件相比，三维存储器件可以具有高集成密度并且实现大的数据容量。三维存储器件的存储器单元可以包括交替层叠的多个导电层和多个层间绝缘层，以及被配置成穿过多个导电层和多个层间绝缘层的垂直沟道层。近来，已经提出了用于改善三维存储器件的可靠性的各种技术。
技术实现思路
本专利技术针对一种可以改善半导体存储器件的集成密度和可靠性的三维非易失性存储器件、包括所述三维非易失性存储器件的存储系统、以及制造所述器件的方法。本专利技术的一个方面提供了一种三维非易失性存储器件，包括：垂直沟道层，所述垂直沟道层从衬底突出；多个层间绝缘层和多个导电层，所述多个层间绝缘层和多个导电层沿着垂直沟道层交替地形成；电荷陷阱层，所述电荷陷阱层包围垂直沟道层，电荷陷阱层在插入于多个导电层与垂直沟道层之间的多个第一区中具有比在插入于多个层间绝缘层与垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，所述阻挡绝缘层形成在多个导电层与电荷陷阱层之间的多个第一区的每个中。本专利技术的另一个方面提供了一种存储系统，包括：三维非易失性存储器件，所述三维非易失性存储器件包括：垂直沟道层，所述垂直沟道层从衬底突出；层间绝缘层和导电层，所述层间绝缘层和导电层沿着垂直沟道层交替地形成；电荷陷阱层，所述电荷陷阱层包围垂直沟道层，电荷陷阱层在插入于导电层与垂直沟道层之间的多个第一区中具有比在插入于层间绝缘层与垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，所述阻挡绝缘层形成在导电层与电荷陷阱层之间的多个第一区的每个中；以及所述存储器控制器，控制三维非易失性存储器件。本专利技术的另一个方面提供了一种制造三维非易失性存储器件的方法，所述方法包括：在衬底上交替地形成第一层间绝缘层和第一牺牲层；通过刻蚀第一层间绝缘层和第一牺牲层而在第一层间绝缘层和第一牺牲层中形成沟道孔；在沟道孔的侧壁上顺序地形成电荷陷阱层和隧道绝缘层；在隧道绝缘层中的每个上形成沟道层；通过刻蚀第一层间绝缘层和第一牺牲层而在第一层间绝缘层和第一牺牲层中形成缝隙；去除在缝隙的内壁上暴露的第一牺牲层；通过将去除第一牺牲层而暴露出的电荷陷阱层的一部分氧化到小于电荷陷阱层的完整厚度来形成阻挡绝缘层；以及在阻挡绝缘层中的每个上形成导电层。附图说明通过参照附图来详细地描述本专利技术的示例性实施例，本专利技术的上述和其它特征和优点对于本领域技术人员而言将变得更加明显，其中：图1是根据本专利技术的一个示例性实施例的三维非易失性存储器件的一部分的立体图；图2A至图2F是说明根据本专利技术的一个示例性实施例的制造三维非易失性存储器件的方法的截面图；图3A至图3E是说明根据本专利技术的另一个示例性实施例的三维非易失性存储器件以及制造所述三维非易失性存储器件的方法的截面图；以及图4是根据本专利技术的一个示例性实施例的存储系统的示意性框图。具体实施方式在下文中，将参照示出本专利技术的示例性实施例的附图来更充分地描述本专利技术。然而，本专利技术可以用不同的方式实施，而不应解释为限定于本文所列的实施例。确切地说，提供这些示例性实施例使得本说明书充分与完整，并向本领域技术人员充分传达本专利技术的范围。图1是根据本专利技术的一个示例性实施例的三维非易失性存储器件的一部分的立体图。参见图1，根据本专利技术的示例性实施例的三维非易失性存储器件可以包括垂直沟道层121，所述垂直沟道层121可以从衬底（未示出）向上突出，并且构成包括多个行和多个列的矩阵。每个垂直沟道层121可以具有中心部分被绝缘层填充的管形，或具有表面和中心部分由半导体材料层形成的柱形。图1说明柱形的垂直沟道层121。每个垂直沟道层121的外壁可以由隧道绝缘层119包围。隧道绝缘层119可以由用于储存电荷的电荷陷阱层117包围。电荷陷阱层117可以由交替层叠的多个层间绝缘层111A至111C包围。多个层间绝缘层111A至111C可以通过绝缘层131分隔开，所述绝缘层131可以穿过垂直沟道层121的两个相邻的列之间的多个层间绝缘层111A至111C并且沿着列方向延伸。用于字线WL的导电层129A至129C可以形成在层间绝缘层111A至111C中的相邻的层间绝缘层之间。具体地，被配置成切断电荷传送的阻挡绝缘层127可以形成在导电层129A至129C与电荷陷阱层117之间。阻挡绝缘层127可以不形成在导电层129A至129C与层间绝缘层111A至111C之间。因此，导电层129A至129C和层间绝缘层111A至111C可以减小层叠结构的高度。存储器单元晶体管可以限定在字线WL与垂直沟道层121之间的交叉处。根据上述结构，根据本专利技术的一个示例性实施例的存储器单元晶体管可以沿着垂直沟道层121层叠并且三维地布置。导电层129A至129C可以由多晶硅（多晶Si）层形成，或由具有大的功函数以及比多晶Si层更低的电阻的材料层形成。例如，导电层129A至129C可以由钨（W）形成。当导电层129A至129C由具有大的功函数的材料层形成时，可以减小电荷经由阻挡绝缘层127向电荷陷阱层117的反向隧穿。当电荷的反向隧穿减小时，可以改善存储器单元的保持特性。此外，层间绝缘层111A至111C和导电层129A至129C可以沿着与半导体衬底垂直的方向层叠并且构成存储串。形成在存储串上的导电层可以漏极选择线，形成在存储串之下的导电层可以是源极选择线SSL，插入在漏极选择线DSL与源极选择线之间的其余的导电层可以是字线。替代地，当两个存储串连接成U形时，上导电层可以是漏极选择线DSL，源极选择线SSL可以与U形存储串的底部连接。将参照沿着I-I’方向截取的截面图来描述制造具有上述结构的三维非易失性存储器件的方法。图2A至图2F是说明根据本专利技术的一个示例性实施例的制造三维非易失性存储器件的方法的截面图。参见图2A，可以在包括底层结构（未示出）的衬底上交替地层叠多个层间绝缘层111A至111C和多个牺牲层113A至113C。随后将参照图3A至图3E来介绍对包括底层结构的衬底的描述。层间绝缘层111A至111C可以是被配置成将随后的导电层彼此电绝缘和隔离的绝缘层。层间绝缘层111A至111C可以由例如氧化物层形成。可以在要形成字线的地方形成牺牲层113A至113C。牺牲层113A至113C可以由刻蚀选择性与层间绝缘层111A至111C不同的材料形成。具体地，牺牲层本文档来自技高网...

【技术保护点】
一种三维非易失性存储器件，包括：垂直沟道层，所述垂直沟道层从衬底突出；多个层间绝缘层和多个导电层，所述多个层间绝缘层和所述多个导电层沿着所述垂直沟道层交替地形成；电荷陷阱层，所述电荷陷阱层包围所述垂直沟道层，所述电荷陷阱层在插入于所述多个导电层与所述垂直沟道层之间的多个第一区中具有比在插入于所述多个层间绝缘层与所述垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，所述阻挡绝缘层形成在所述多个导电层与所述电荷陷阱层之间的所述多个第一区的每个中，其中，所述电荷陷阱层在所述多个第一区中的厚度小于电荷陷阱层在所述多个第二区中的厚度，由此减小所述电荷陷阱层与阻挡绝缘层的整体厚度。

【技术特征摘要】
2011.12.22 KR 10-2011-01401931.一种三维非易失性存储器件，包括：垂直沟道层，所述垂直沟道层从衬底突出；多个层间绝缘层和多个导电层，所述多个层间绝缘层和所述多个导电层沿着所述垂直沟道层交替地形成；电荷陷阱层，所述电荷陷阱层包围所述垂直沟道层，所述电荷陷阱层在插入于所述多个导电层与所述垂直沟道层之间的多个第一区中具有比在插入于所述多个层间绝缘层与所述垂直沟道层之间的多个第二区中更小的厚度；以及阻挡绝缘层，所述阻挡绝缘层形成在所述多个导电层与所述电荷陷阱层之间的所述多个第一区的每个中，其中，所述电荷陷阱层在所述多个第一区中的厚度小于电荷陷阱层在所述多个第二区中的厚度，由此减小所述电荷陷阱层与阻挡绝缘层的整体厚度。2.如权利要求1所述的器件，其中，所述阻挡绝缘层是通过将所述电荷陷阱层氧化而形成的。3.如权利要求1所述的器件，其中，所述电荷陷阱层在所述多个第二区的每个中的厚度等于所述电荷陷阱层在所述多个第一区的每个中的厚度与所述阻挡绝缘层在所述第一区的每个中的厚度之和。4.如权利要求1所述的器件，其中，所述导电层是字线或选择线。5.如权利要求1所述的器件，其中，所述导电层由钨形成。6.如权利要求1所述的器件，还包括：管道栅，所述管道栅形成在所述多个层间绝缘层和所述衬底之间；以及管道沟道层，所述管道沟道层填充所述管道栅，并连接一对垂直沟道层。7.一种存储系统，包括：三维非易失性存储器件，包括：垂直沟道层，所述垂直沟道层从衬底突出，层间绝缘层和导电层，所述层间绝缘层和所述导电层沿着所述垂直沟道层交替地形成，电荷陷阱层，所述电荷陷阱层包围所述垂直沟道层，所述电荷陷阱层在插入于所述导电层与所述垂直沟道层之间的多个第一区中具有比在插入于所述层间绝缘层与所述垂直沟道层之间的多个第二区中更小的厚度，以及阻挡绝缘层，所述阻挡绝缘层形成在所述导电层与所述电荷陷阱层之间...

【专利技术属性】
技术研发人员：李东基，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR