用于多重图案化技术的导线布线制造技术

本发明专利技术公开了用于多重图案化技术的导线布线，其中，一种方法包括：使用第一掩模在半导体衬底的第一层内形成多个参考电压图案，参考电压图案包括交替的第一参考电压图案和第二参考电压图案；以及使用第二掩模在半导体衬底的第一层内形成多个信号图案，多个信号图案中的图案位于连续的参考电压图案对之间。

Wire wiring for multiple patterning techniques

The invention discloses a method for patterning multiple wire wiring, wherein, the method comprises the following steps: using a plurality of reference voltage pattern of the first layer formed on the semiconductor substrate of the first mask pattern includes a first reference voltage and the reference voltage and the second voltage reference pattern of alternating pattern; the first layer and the second mask on a semiconductor substrate in the formation of multiple signal patterns, a plurality of signal patterns in the pattern in the reference voltage of continuous pattern.

【技术实现步骤摘要】
用于多重图案化技术的导线布线
本专利技术总的来说涉及集成电路(IC)，更具体地涉及用于设计多重图案化布局的方法和自动工具。
技术介绍
在半导体制造工艺中，光刻胶图案的分辨率在约45纳米(nm)半节距时开始变得模糊。为了继续使用已购买更大技术节点的制造设备，已开发出多次曝光方法。多次曝光或多重图案化技术(MPT)涉及连续使用两个或更多不同的掩模在衬底的单层上形成图案。只要每一个单独的掩模内的图案都遵守技术节点的相关最小分隔距离，使用多个掩模形成的图案的组合可包括比最小分隔距离更小的间距。MPT容许线段，并且在某些情况下，顶点(角)由同一掩模上的垂直线段和水平线段形成。因此，MPT具有灵活性并且通常使得整体IC布局明显减小。MPT是布局分割方法，其类似于图形理论中布局分割的M-着色问题，其中M是用于曝光单层的掩模的数量(以及曝光的次数)。例如，如果使用两个掩模(双重图案化技术，DPT)，则通常表示图案被分配两种“颜色类型”中的一种，其中颜色对应于光掩模分配。如本文所使用的，DPT是MPT的实例，使得通常提及的MPT包括作为一个非限制性实例的DPT。如果用于图案化同一层的掩模之间有任何未对准，则由不同掩模形成的电路图案之间的耦合电容将会发生变化，这又影响了网络的耦合和总电容。
技术实现思路
根据本专利技术的一个方面，提供了一种方法，包括：使用第一掩模在半导体衬底的第一层内形成多个参考电压图案，参考电压图案包括交替的第一参考电压图案和第二参考电压图案；使用第二掩模在半导体衬底的第一层内形成多个信号图案，多个信号图案中的图案位于连续的参考电压图案对之间。优选地，该方法进一步包括：使用第三掩模在半导体衬底的第二层内形成另外多个参考电压图案，另外多个参考电压图案包括连接至第一层中对应的第一参考电压图案和第二参考电压图案的、交替的第一参考电压图案和第二参考电压图案；使用第四掩模在半导体衬底的第二层的、连续的参考电压图案对之间形成另外多个信号图案，第二层的信号图案连接至第一层的信号图案。优选地，第一层的多个电路图案在水平方向和垂直方向中的一个方向上定位，而第二层的多个电路图案在水平方向和垂直方向中的另一个方向上定位。优选地，该方法进一步包括：使用第一通孔掩模形成多个第一通孔，用于将第一层和第二层中的第一参考电压相互连接并且用于将第一层和第二层中的第二参考电压相互连接，使得通孔沿着通过第二层的图案与第一层的图案的交叉点的多条直对角线排列。优选地，该方法进一步包括使用第二通孔掩模在通孔层内形成多个第二通孔，用于将第一层的信号线连接至第二层的信号线，多个第二通孔呈对角线位于多个第一通孔中的通孔之间。优选地，参考电压图案和信号图案以相邻图案之间等节距的方式排列。优选地，多个电路图案是静态随机存储器的一部分。根据本专利技术的另一方面，提供了一种半导体结构，包括：半导体衬底；多个参考电压图案，位于半导体衬底的第一层内，参考电压图案包括连接至对应的第一参考电压和第二参考电压的交替的第一参考电压图案和第二参考电压图案；多个信号图案，位于半导体衬底的第一层内，多个信号图案中的图案位于连续的参考电压图案对之间，其中，多个参考电压图案中的每一个图案都以基本小于单次光刻、单次蚀刻工艺中用于形成清楚图案的最小距离的距离与多个信号图案中最近的一个信号图案分隔开。优选地，该半导体结构进一步包括：另外多个参考电压图案，位于半导体衬底的第二层内，另外多个参考电压图案包括交替的第一参考电压图案和第二参考电压图案；以及另外多个信号图案，位于半导体衬底的第二层内、连续的参考电压图案对之间，其中，第二层中对应的第一参考电压图案和第二参考电压图案连接至第一层中对应的第一参考电压图案和第二参考电压图案，并且第二层中对应的信号图案连接至第一层中对应的信号图案。优选地，第一层的多个电路图案在水平方向和垂直方向中的一个方向上定位，而第二层的多个电路图案在水平方向和垂直方向中的另一个方向上定位。优选地，该半导体结构进一步包括：通孔层，位于第一层和第二层之间，通孔层包括多个第一通孔，多个第一通孔用于将第一层的第一参考电压图案和第二层的第一参考电压图案相互连接并且用于将第一层的第二参考电压图案和第二层的第二参考电压图案相互连接，使得通孔沿着通过第二层的图案和第一层的图案的交叉点的多条直对角线排列。优选地，通孔层进一步包括多个第二通孔，用于将第一层的信号线连接至第二层的信号线，多个第二通孔呈对角线位于多个第一通孔的通孔之间。优选地，参考电压图案和信号图案以相邻图案之间等节距的方式排列。优选地，参考电压图案具有第一线宽，而信号图案具有比第一线宽窄的第二线宽。优选地，多个电路图案是静态随机存储器的一部分。根据本专利技术的又一方面，提供了一种方法，包括：排列具有多个电路图案的集成电路(IC)中的至少一层的布局，多个电路图案包括交替的参考电压图案和信号图案；将多个参考电压图案分配至第一掩模，其中，多个参考电压图案中的交替图案连接至第一电势，而多个参考电压图案中剩余的图案连接至第二电势；将多个信号图案分配至第二掩模；以及在非暂态机器可读存储介质中存储布局以用于形成多重图案化IC中的至少一层的第一掩模和第二掩模。优选地，至少一层包括第一层和第二层，第一层的多个电路图案在水平方向和垂直方向中的一个方向上定位，第二层的多个电路图案在水平方向和垂直方向中的另一个方向上定位。优选地，布局具有位于第一层和第二层之间的通孔层，通孔层包括由第一通孔掩模形成的多个第一通孔，多个第一通孔用于将连接至第一电势的参考电压图案相互连接并且用于将连接至第二电势的参考电压图案相互连接，使得通孔沿着通过第二层的图案和第一层的图案的交叉点的多条直对角线排列。优选地，通孔层包括用于将第一层的信号线连接至第二层的信号线的多个第二通孔，多个第二通孔由第二通孔掩模形成并且呈对角线位于多个第一通孔的通孔之间。优选地，参考电压图案和信号图案以相邻图案之间等节距的方式排列。附图说明图1是示出将IC层双重图案化分解为两组由对应的光掩模形成的图案的示意图；图2A和图2B示出了将两个连续的导线层和位于其中的通孔层双重图案化分解为由双重图案化形成的多组图案；图3是示出将单向IC层双重图案化分解为由对应的光掩模形成的两组图案的示意图；图4是用于双重图案化半导体衬底的工艺流程图；图5是生成双重图案化半导体衬底布局的方法的流程图；图6是生成双重图案化半导体衬底布局的系统框图。具体实施方式旨在结合附图阅读示例性实施例的这种描述，附图可被认为是整个书面描述的一部分。在本描述中，诸如“上部”、上部”、“水平”、“垂直”、“之上”、“之下”“向上”、“向下”、“顶部”和“底部”以及其派生词(例如，“水平地”、“向下地”、“向上地”等)的相关术语应被理解为是指在下面的讨论中附图中所述或所示的方向。这些相关的术语是为了便于描述，但不要求以特定的方向构建或操作装置。在多重图案化(例如，二次光刻、二次蚀刻或2P2E)技术中用于图案化同一层的两个掩模的未对准将引起RC变化，特别是耦合电容变化。进一步地，金属线上的通孔平台(vialanding)的未对准将引起金属桥接和产率降低。为了控制关键信号的这种变化，以下所述的机制在设计定案(tape-out)之前的布本文档来自技高网...

【技术保护点】
一种用于制造半导体结构的方法，包括：使用第一掩模在半导体衬底的第一层内形成多个参考电压图案，所述参考电压图案包括交替的第一参考电压图案和第二参考电压图案；使用第二掩模在所述半导体衬底的所述第一层内形成多个信号图案，所述多个信号图案中的图案位于连续的参考电压图案对之间；使用第三掩模在所述半导体衬底的第二层内形成另外多个参考电压图案；使用第四掩模在半导体衬底的所述第二层的、连续的参考电压图案对之间形成另外多个信号图案。

【技术特征摘要】
2013.01.31 US 13/755,3261.一种用于制造半导体结构的方法，包括：使用第一掩模在半导体衬底的第一层内形成多个参考电压图案，所述参考电压图案包括交替的第一参考电压图案和第二参考电压图案；使用第二掩模在所述半导体衬底的所述第一层内形成多个信号图案，所述多个信号图案中的图案位于连续的参考电压图案对之间；使用第三掩模在所述半导体衬底的第二层内形成另外多个参考电压图案；使用第四掩模在半导体衬底的所述第二层的、连续的参考电压图案对之间形成另外多个信号图案。2.根据权利要求1所述的用于制造半导体结构的方法，其中，所述另外多个参考电压图案包括连接至所述第一层中对应的第一参考电压图案和第二参考电压图案的、交替的第一参考电压图案和第二参考电压图案；所述第二层的信号图案连接至所述第一层的信号图案。3.根据权利要求2所述的用于制造半导体结构的方法，其中，所述第一层的多个电路图案在水平方向和垂直方向中的一个方向上定位，而所述第二层的多个电路图案在水平方向和垂直方向中的另一个方向上定位。4.根据权利要求2所述的用于制造半导体结构的方法，进一步包括：使用第一通孔掩模形成多个第一通孔，用于将所述第一层和所述第二层中的第一参考电压相互连接并且用于将所述第一层和所述第二层中的第二参考电压相互连接，使得通孔沿着通过所述第二层的图案与所述第一层的图案的交叉点的多条直对角线排列。5.根据权利要求4所述的用于制造半导体结构的方法，进一步包括使用第二通孔掩模在通孔层内形成多个第二通孔，用于将所述第一层的信号线连接至所述第二层的信号线，所述多个第二通孔呈对角线位于所述多个第一通孔中的通孔之间。6.根据权利要求1所述的用于制造半导体结构的方法，其中，所述参考电压图案和所述信号图案以相邻图案之间等节距的方式排列。7.根据权利要求1所述的用于制造半导体结构的方法，其中，多个电路图案是静态随机存储器的一部分。8.一种半导体结构，包括：半导体衬底；多个参考电压图案，位于所述半导体衬底的第一层内，所述参考电压图案包括连接至对应的第一参考电压和第二参考电压的交替的第一参考电压图案和第二参考电压图案；多个信号图案，位于所述半导体衬底的所述第一层内，所述多个信号图案中的图案位于连续的参考电压图案对之间，其中，所述多个参考电压图案中的每一个图案都以基本小于单次光刻、单次蚀刻工艺中用于形成清楚图案的最小距离的距离与所述多个信号图案中最近的一个信号图案分隔开；另外多个参考电压图案，位于所述半导体衬底的第二层内；另外多个信号图案，位于所述半导体衬底的所述第二层内、连续的参考电压图案对之间。9.根据权利要求8所述的半导体结构，其中，所述另外多个参考电压图案包括交替的第一参考电压图案和第二参考电压图案；以及其中，所述第二层中对应的第一参考电压图案和第二参考电压图案连接至所述第一层中对应的第一参考电压图案和第二参考电压图案，并且所述第二层中对应的信号图...

【专利技术属性】
技术研发人员：萧有呈，詹伟闵，谢艮轩，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71