晶体管器件和方法技术

本公开包括晶体管器件和方法。在一个实施例中，晶体管包括栅极、源极和漏极。根据本公开的一个方面，使用不同的栅极至漏极电容补偿漏极中不同电阻性路径。根据本公开的另一方面，电流在中心分接点处进入漏极并且在两个相邻栅极之下对称地向外流动至两个相邻源极。

Transistor device and method

The present disclosure includes transistors, devices and methods. In one embodiment, the transistor includes a gate, a source, and a drain. According to one aspect of the disclosure, use different gate to drain capacitance compensation in different resistive leakage path. In accordance with another aspect of the present disclosure, the current enters the drain at the center dividing point and flows outward symmetrically to the two adjacent source poles at two adjacent gates.

【技术实现步骤摘要】
【国外来华专利技术】晶体管器件和方法相关申请的交叉引用本申请要求享有2014年9月15日提交的美国申请No.14/486,969的优先权，该申请的内容在此出于所有目的通过全文引用的方式并入本文。
本公开涉及半导体器件和方法，并且特别地涉及晶体管器件和方法。
技术介绍
对于电子电路的性能要求继续逐步升高。几乎所有电子电路的基本构建组块是晶体管。因为晶体管工作在甚至越来越高的速度下，器件内的寄生效应越来越成为问题。例如，当电流流过晶体管器件的端子时，内部电阻可以引起电压降，这可以消耗电路的电力并且降低电路的效率。该内部电阻可以由于电压降而对用于特定应用的器件大小提出限制。许多应用要求晶体管可以以非常高的速度输送大量电流。与此同时，为了管理高功率水平，晶体管必须能够管理高电压。现有的用于降低这些寄生效应和用于管理高电流和高电压的解决方案对于满足电子工业的日益增多的需求并非是最佳的。
技术实现思路
本公开包括晶体管器件和方法。在一个实施例中，晶体管包括栅极、源极和漏极。根据本公开的一个方面，使用不同的栅极至漏极电容而补偿由漏极中不同电阻路径引起的延迟。根据本公开的另一方面，电流在中心分接点处进入漏极叉指并且在两个相邻栅极之下对称地向外流动至两个相邻源极。以下详细说明书和附图提供了对本公开本质和优点的更好理解。附图说明图1示出了根据一个实施例的晶体管。图2A示出了根据一个实施例的晶体管中寄生电阻的模型。图2B示出了根据一个实施例的用于寄生电阻的补偿技术。图3示出了根据一个实施例的具有后端补偿的示例性晶体管。图4示出了根据一个实施例的逐级缩减(tapered)补偿。图5示出了根据另一实施例的逐级缩减补偿。图6示出了根据一个实施例的晶体管中寄生电阻和电容的模型。具体实施方式本公开关于晶体管器件和方法。在以下说明书中，为了解释说明的目的，阐述数个示例和具体细节以便于提供对本公开的全面理解。然而，对于本领域技术人员明显的是如权利要求中所述的本公开可以在这些示例中单独地或者与以下所述其他特征组合地而包括一些和全部特征，并且可以进一步包括在此所述特征和概念的修改和等价形式。图1示出了根据一个实施例的示例性晶体管100。在该示例中，晶体管100是金属氧化物半导体场效应晶体管(MOSFET)。晶体管100包括漏极110、栅极120A-B、以及源极130A-B。在该示例中，源极和栅极包括在漏极110的相对侧边110A和110B上的两个结构120A和120B。特别地，漏极110包括长度Ld和宽度Wd。源极包括与在漏极110的第一侧110A上的漏极110的长度Ld平行地设置的第一源极叉指130A，以及与在漏极110的第二侧110B上的漏极110的长度平行地设置的第二源极叉指130B。晶体管100的栅极包括在漏极的第一侧110A与第一源极叉指130A之间与漏极110的长度平行地设置的第一栅极叉指120A，以及在漏极的第二侧110B与第二源极叉指130B之间与漏极110的长度平行地设置的第二栅极叉指120B。本公开的特征和优点包括在漏极110上的中心分接头101。例如，导电材料180(虚线)可以垂直地设置在漏极110之上并且与位于漏极110的长度Ld的中点(例如Ld/2)处的中心分接头101处而与漏极电接触。导电材料180可以例如是后端(BE)金属层。因此，电流可以沿着电流路径150A-F从BE180流向漏极101。当电流沿着每个路径流动时，电流遭遇到漏极和/或源极中的寄生电阻。因此，路径150A-F也在此称作电阻性路径。在该示例中，电流在中心分接头101处流入漏极110中，跨越在栅极120A-B下方的沟道152，并且沿着路径150E和150F流出每个源极130A端以及沿着路径流出源极130B的每个端。针对流出源极130A的第一端的电流151A，电流可以沿着漏极110的一半横越各种路径，跨越栅极120A下方的沟道，并且沿着源极130A的一半。例如，电流可以流入中心分接头101中并且从漏极110直接流向源极130A。在该示例中，电流可以经历电阻性路径，包括可忽略的漏极电阻(从中心分接头至沟道区域)以及沿着源极长度一半的大的源极电阻。备选地，电流可以流入中心分接头101中，沿着漏极110的一部分，跨越沟道至源极130A，并且沿着源极130A的一部分。在该情形中，电流可以经历电阻性路径，包括较大的漏极电阻(从中心分接头至在漏极的中心与末端之间的点)以及沿着小于源极长度一半的较低的源极电阻。该路径例如示出在151处。类似地，电流可以流入中心分接头101至漏极110的末端，跨越沟道至源极130A的末端。在该情形中，电流可以经历电阻性路径，包括最大的漏极电阻(从中心分接头至漏极末端)和可以可忽略的最小的源极电阻(流出源极末端)。当然地，当电流流入中心分接点101中、沿着漏极的各个区段、跨越沟道并且沿着源极的各个长度时，该电流和电阻性路径的连续统一体可以存在。例如，电流151B可以类似地流入中心分接头101中，沿着电流和电阻性路径150D朝向漏极110的另一段，跨越沟道至源极130A，并且沿着电流和电阻性路径150F。类似地，电流151C可以流入中心分接头101中，沿着电流和电阻性路径150C朝向漏极110的末端，跨越沟道至源极130B，并且沿着电流和电阻性路径150A。最终，电流151D可以流入中心分接头101中，沿着电流和电阻路径150D朝向漏极110的末端，跨越沟道至源极130B，并且沿着电流和电阻路径150B。图2A示出了根据一个实施例的晶体管中寄生电阻的模型。在该示例中，图1的晶体管100被建模作为电路。根据以上描述，可以看到晶体管100可以划分为三个并联晶体管，具有沿着中心区域、中心至边缘区域以及边缘区域的不同电阻性/电流路径。晶体管100的中心区域可以被建模作为具有漏极电阻(Rd1)260和源极电阻(Rs1)261的第一晶体管200A。中心至边缘区域可以被建模作为具有漏极电阻(Rd2)262和源极电阻(Rs2)263的第二晶体管200B。边缘区域例如可以被建模作为具有漏极电阻(Rd3)264和源极电阻(Rs3)265的第三晶体管200C。每个晶体管200A-C例如具有共栅极220、漏极210和源极220。应该理解，晶体管100例如可以使用较少或额外的并联晶体管而建模。沿着每个电阻性路径的寄生电阻可以不同。如上所述，对于中心区域而言，晶体管200A可以具有小的漏极电阻和大的源极电阻。对于中心至边缘区域而言，晶体管200B可以具有类似大小的漏极电阻和源极电阻。对于边缘区域而言，晶体管200A可以具有大的漏极电阻和小的源极电阻。在图1所示的示例中，中心分接头101的一个示例性优点在于，电流和电阻路径跨越器件的四个象限是对称的，由此产生了平衡的漏极至源极电阻路径。因此，针对漏极110、栅极120A-B、以及源极130A-B的顶部和底部端部区域的路径可以被组合至单个模型中，针对漏极110、栅极120A-B、和源极130A-B的顶部和底部中心至端部区域的路径可以被组合至单个模型中，以及针对漏极110、栅极120A-B、和源极130A-B的顶部和底部中心区域的路径可以被组合至单个模型中。图2B示出了根据一个实施例的补偿技术。本公开的另一方面涉及补偿由晶体管中的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：晶体管，包括源极、栅极和漏极；导电材料，电耦合至所述漏极；非导电材料，在所述导电材料与所述晶体管的所述栅极之间，其中所述导电材料在所述栅极和所述漏极之间产生电容，以及其中所述漏极包括连至所述源极的不同的电阻性路径，以及其中所述电容沿着所述电阻性路径与电阻相反地改变。

【技术特征摘要】
【国外来华专利技术】2014.09.15 US 14/486,9691.一种半导体器件，包括：晶体管，包括源极、栅极和漏极；导电材料，电耦合至所述漏极；非导电材料，在所述导电材料与所述晶体管的所述栅极之间，其中所述导电材料在所述栅极和所述漏极之间产生电容，以及其中所述漏极包括连至所述源极的不同的电阻性路径，以及其中所述电容沿着所述电阻性路径与电阻相反地改变。2.根据权利要求1所述的半导体器件，其中，所述导电材料与所述漏极和所述栅极的至少一部分叠置。3.根据权利要求1所述的半导体器件，其中，所述导电材料沿着平行于所述栅极的长度的所述漏极的长度而逐级缩减。4.根据权利要求3所述的半导体器件，其中，所述逐级缩减在所述漏极的长度的中点处较宽，并且朝向所述漏极的长度的端点缩窄。5.根据权利要求3所述的半导体器件，其中，所述逐级缩减包括沿着所述漏极的长度在所述导电材料的宽度上的步进式改变。6.根据权利要求3所述的半导体器件，其中，所述逐级缩减包括沿着所述漏极的长度在所述导电材料的宽度上的线性改变。7.根据权利要求1所述的半导体器件，其中，所述漏极包括长度和宽度，其中所述源极包括在所述漏极的第一侧上平行于所述漏极的长度而设置的第一源极叉指、以及在所述漏极的第二侧上平行于所述漏极的长度而设置的第二源极叉指，以及其中所述栅极包括在所述漏极的第一侧与所述第一源极叉指之间平行于所述漏极的长度而设置的第一栅极叉指、以及在所述漏极的第二侧与所述第二源极叉指之间平行于所述漏极的长度而设置的第二栅极叉指，以及其中所述导电材料垂直地设置在所述漏极和所述晶体管的栅极的至少一部分上方并且在所述漏极的长度的中点处与所述漏极电接触。8.根据权利要求1所述的半导体器件，其中，所述导电材料被配置为沿着所述漏极的长度产生近似均匀的RC时间常数。9.根据权利要求1所述的半导体器件，其中，所述晶体管是绝缘体上硅晶体管。10.根据权利要求1所述的半导体器件，其中，所述晶体管包括在所述漏极和所述源极之间的N漂移区域，以及其中所述导电材料与所述漏极和所述N漂移区域叠置。11.根据权利要求1所述的半导体器件，其中，所述导电材料是金属化结构层。12.根据权利要求1所述的半导体器件，其中，所述导电材料使用第一层金属化结构在所述漏极的长度的中点处电耦合至所述漏极，并且所述导电材料是使用通孔耦合至所述第一金属化结构层的第二金属化结构层。13.一种半导体器件，包括：晶体管，包括源极、栅极和漏极，其中所述漏极包...

【专利技术属性】
技术研发人员：A·斯库德里，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US