半导体器件及其制造方法技术

本发明专利技术提供了一种具有对准掩模的封装件及其形成方法。第二工件附接至第一工件。第一工件具有对准掩模。在邻近第一工件的位置处沉积底部填充物。底部填充物衬底的位置至少部分地基于对准掩模。也固化底部填充物。本发明专利技术实施例涉及半导体器件及其制造方法。

Semiconductor device and manufacturing method thereof

The present invention provides a package having an alignment mask and a method of forming the same. Second the workpiece is attached to the first workpiece. The first workpiece has an alignment mask. A underfill is deposited at a position adjacent to the first workpiece. The position of the underfill substrate is at least in part based on the alignment mask. Also solidify the underfill. Embodiments of the present invention relate to semiconductor devices and methods of making the same.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术实施例涉及半导体器件及其制造方法。
技术介绍
半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各个材料层，以在各个材料层上形成电路组件和元件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来切割单独的管芯。然后，以多芯片模式或以其他封装类型来单独地封装单独的管芯。由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体产业已经经历了快速的发展。在很大程度上，集成度的这种提高源自于最小特征尺寸的不断减小(例如，将半导体工艺节点减小至亚20nm节点)，这样允许更多的组件集成在给定区域内。由于近来对小型化、更高的速度和更大的带宽以及较低的功耗和延迟的需求的产生，需要针对半导体管芯的更小和更富创造性的封装技术。随着半导体技术的进一步发展，已经出现了堆叠式半导体器件(例如，三维集成电路(3DIC))，以作为进一步减小半导体器件的物理尺寸的有效可选方式。在堆叠的半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或更多的半导体晶圆可安装或堆叠在另一个顶部上以进一步降低半导体器件的形状因数。叠层封装件(POP)器件是一种类型的3DIC，其中，封装管芯并且然后将管芯与另一封装过的管芯或管芯封装在一起。
技术实现思路
根据本专利技术的一个实施例，提供了一种制造半导体器件的方法，包括：将第一工件附接至第二工件，所述第一工件具有对准掩模；在邻近所述第一工件的位置处沉积底部填充物，其中，所述底部填充物沉积的所述位置至少部分地基于所述对准掩模；以及固化所述底部填充物。根据本专利技术的另一实施例，还提供了一种制造半导体器件方法，包括：将管芯附接至衬底；在所述管芯和所述衬底之间形成多个电连接；将所述管芯和所述衬底密封在模制材料中以形成封装件；以及在所述封装件的所述模制材料中形成对准掩模。根据本专利技术的又一实施例，还提供了一种半导体器件，包括：第一工件，包括：衬底；管芯，附接至所述衬底；模制材料，密封所述管芯；以及对准掩模，形成在所述模制材料中；以及第二工件，附接至所述第一工件。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。图1至图6是根据一些实施例的在具有一个或多个对准掩模的堆叠的半导体器件的制造期间的多个处理步骤的截面图。图7A至图7B是根据一些实施例的具有一个或多个对准掩模的堆叠的半导体器件的顶视图。图8A至图8B是根据一些实施例的具有一个或多个对准掩模的堆叠的半导体器件的顶视图。图9A至图9B是根据一些实施例的具有一个或多个对准掩模的堆叠的半导体器件的顶视图。图10是根据一些实施例的示出形成具有一个或多个对准掩模的堆叠的半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。在具体地描述所示出的实施例之前，通常描述本专利技术公开的实施例的特定优势特征和方面。下面描述的是具有对准掩模的各个堆叠的半导体器件和用于形成这样的堆叠的半导体器件的方法。对准掩模可用于辅助随后处理，诸如底部填充物注射工艺。在一些实施例中，上堆叠器件和下堆叠器件看起来类似和/或具有差的对比度。例如，在PoP器件中，动态随机存取存储(DRAM)模塑和集成扇出(InFO)模塑可在外观上太类似而不能用于精确的自动底部填充物对准。像这些的情况有时可要求底部填充物注入工艺的手动对准，这可能减小效率并且增加成本。目前的公开描述关于在以在自动底部填充物对准工艺中辅助的上堆叠器件中形成的对准掩模的实施例。例如，对准掩模可具有在上器件和下器件之间更大的对比度使得可使用自动底部填充物对准工艺。此外，可使用例如激光钻孔工艺形成对准掩模，这不增加显著处理或成本。图1至图6是根据一些实施例的堆叠的半导体器件的制造期间的各个示例性处理步骤的截面图。本领域技术人员将领会下面描述的处理步骤至提供为描述并且可以使用其他工艺。首先参考图1，在一些实施例中，在载体101上方形成释放层103，并且在释放层103上方形成一个或多个介电层105以开始形成集成电路封装。在一些实施例中，载体101可以由石英、玻璃等形成并且为随后的操作提供机械支撑。在一些实施例中，释放层103可以包括光热转换(LTHC)材料、UV粘合剂等并且可使用旋涂工艺、印刷工艺、层压工艺等形成。在一些实施例中，由LTHC材料形成的释放层103当暴露于光时会部分地或完全地丢失它的粘合力并且载体101可以容易地从随后形成的结构的背侧去除。在一些实施例中，一个或多个介电层105可以使用由诸如聚苯并恶唑(PBO)、聚酰亚胺(PI)、苯并环丁烯(BCB)等的可光图案化的介电材料的一个或多个层形成，并且可以使用旋涂工艺等形成。可以使用与光刻胶材料类似的光刻方法图案化这样的可光图案化的介电材料。在其他的实施例中，介电层105可以包括诸如氮化硅、氧化硅、磷硅酸盐玻璃(PSG)的非可光图案化的介电材料的一个或多个层。进一步参考图1，在一个或多个介电层105上形成导电通孔107。在一些实施例中，在一个或多个介电层105上形成晶种层(未示出)。晶种层可包括铜、钛、镍、金等或它们的组合，并且可以使用电化学镀工艺、ALD、PVD、溅射等或它们的组合形成。在一些实施例中，在晶种层上方形成牺牲层(未示出)。在牺牲层中形成多个开口以暴露晶种层的部分。在牺牲层包括光刻胶材料的一些实施例中，可以使用合适的光刻方法图案化牺牲层。在一些实施例中，使用电化学镀工艺、化学镀工艺、ALD、PVD等或它们的组合用诸如铜、铝、镍、金、银、钯等或它们的组合填充牺牲层的开口以形成导电通孔。在半导体通孔107的形成完成之后，去除牺牲层。在牺牲层包括光刻胶材料的一些实施例中，可以使用例如灰化工艺以及随后的湿清洗工艺去除牺牲层。随后，使用例如合适的适合工艺去除晶种层的暴露的部分。参考图2，使用粘合层201将器件管芯203附接至一个或多个介电层105。在一些实施例中，使用例本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：将第一工件附接至第二工件，所述第一工件具有对准掩模；在邻近所述第一工件的位置处沉积底部填充物，其中，所述底部填充物沉积的所述位置至少部分地基于所述对准掩模；以及固化所述底部填充物。

【技术特征摘要】
2015.11.06 US 14/935,1411.一种制造半导体器件的方法，包括：将第一工件附接至第二工件，所述第一工件具有对准掩模；在邻近所述第一工件的位置处沉积底部填充物，其中，所述底部填充物沉积的所述位置至少部分地基于所述对准掩模；以及固化所述底部填充物。2.根据权利要求1所述的方法，其中，在所述第一工件的模制材料中形成所述对准掩模。3.根据权利要求1所述的方法，其中，所述对准掩模具有三角形形状。4.根据权利要求1所述的方法，其中，在所述第一工件的顶部表面的第一角处形成所述对准掩模。5.根据权利要求4所述的方法，其中，所述对准掩模是第一对准掩模，以及在所述第一工件的所述顶部表面的与所述第一...

【专利技术属性】
技术研发人员：陈宪伟，苏安治，陈威宇，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71