非易失性存储装置及其操作方法制造方法及图纸

提供了一种非易失性存储装置。所述非易失性存储装置包括存储单元、位线、页缓冲器和控制逻辑器。页缓冲器通过位线连接到存储单元，页缓冲器被构造为对位线预充电以执行预期的操作。预期的操作是读操作和验证操作中的一种操作。控制逻辑器被构造为在预期的操作期间在对位线进行预充电之后根据温度来不同地控制位线调试时间。控制逻辑器被构造为根据依赖于温度而包括不同频率的参考时钟信号的周期和/或包括基于温度改变的脉冲宽度的温度补偿脉冲信号来确定位线调试时间。

Nonvolatile memory device and method of operating the same

A nonvolatile memory device is provided. The nonvolatile memory device includes a storage unit, a bit line, a page buffer, and a control logic device. The page buffer is connected to the storage unit via bit lines, and the page buffer is configured to pre charge the line to perform the desired operation. The expected operation is one of the operations in the read and verify operations. The control logic is configured to control bit line debug time differently according to temperature after precharge in the alignment line during the intended operation. The control logic is configured to cycle and includes a reference clock signal of different frequency according to the temperature dependent and / or including the pulse width of the temperature compensation pulse signal to determine the bit line debugging time based on temperature change.

【技术实现步骤摘要】
非易失性存储装置及其操作方法本专利申请要求于2015年11月5日提交的第10-2015-0155319号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
本公开涉及涉及半导体存储装置，更具体地，涉及一种非易失性存储装置以及操作该非易失性存储装置的方法。
技术介绍
存储装置是用来在诸如计算机、智能电话、智能平板等的主机装置的控制下存储数据的装置。存储装置可以包括在诸如HDD(硬盘驱动器)的磁盘中存储数据的装置和/或在诸如非易失性存储器(诸如SSD(固态驱动器)、存储卡等)的半导体存储器中存储数据的装置。非易失性存储器的示例包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁RAM)、RRAM(电阻式RAM)、FRAM(铁电RAM)等。非易失性存储装置将数据存储在存储单元中并且包括连接到存储单元以存储数据的页缓冲器。
技术实现思路
专利技术构思的示例实施例涉及一种非易失性存储装置。非易失性存储装置包括存储单元、位线、页缓冲器和控制逻辑器。页缓冲器通过位线连接到存储单元。页缓冲器被构造为对位线预充电以执行预期的操作。预期的操作可以是读操作和验证操作中的一种操作。控制逻辑器被构造为根据温度来不同地控制位线调试时间。位线调试时间在预期的操作期间位于对位线进行预充电之后。控制逻辑器被构造为根据依赖于温度而包括不同频率的参考时钟信号的周期来确定位线调试时间。专利技术构思的示例实施例涉及一种非易失性存储装置。非易失性存储装置包括存储单元、位线、页缓冲器和控制逻辑器。页缓冲器通过位线连接到存储单元。页缓冲器被构造为对位线预充电以执行预期的操作，预期的操作是读操作和验证操作中的一种操作。控制逻辑器被构造为产生包括基于温度改变的脉冲宽度的温度补偿脉冲信号。控制逻辑器被构造为基于温度补偿脉冲信号的脉冲宽度而不同地控制位线调试时间。位线调试时间在预期的操作期间位于对位线进行预充电之后。专利技术构思的示例实施例涉及一种非易失性存储装置。非易失性存储装置包括：存储单元阵列；位线，连接到存储单元阵列；页缓冲器，通过位线连接到存储单元阵列，页缓冲器被构造为在操作期间对位线进行预充电；以及控制逻辑器。控制逻辑器被构造为在操作期间根据温度来不同地控制位线调试时间。位线调试时间在操作期间位于对位线进行预充电之后。控制逻辑器被构造为基于参考时钟信号的周期和温度补偿脉冲信号中的至少一种来确定位线调试时间，其中，参考时钟信号根据温度具有不同的频率，通过控制逻辑器产生温度补偿脉冲信号，温度补偿脉冲信号包括基于温度改变的脉冲宽度。附图说明如附图中示出的，通过专利技术构思的非限制性实施例的更具体的描述，专利技术构思的以上和其它特征将是明显的，在附图中，贯穿不同的视图，同样的附图标记指示同样的部分。附图不必是按比例的，而重在示出专利技术构思的原理。在附图中：图1是示出根据专利技术构思的示例实施例的非易失性存储装置的框图；图2是示出包括在图1的存储单元阵列中的存储块之中的一个存储块(BLKa)的图；图3是示出与包括在图1的存储单元阵列中的存储块中的一个存储块(BLKi)对应的结构的示例的透视图；图4是示出图2的页缓冲器之中的一个页缓冲器(PBa)的图；图5是示出图4中的页缓冲器(PBa)中的数据锁存器节点(SO)的操作的时序图；图6是示出根据专利技术构思的示例实施例的参考时钟产生器的框图；图7是示出由图6的参考时钟产生器根据温度而不同地产生的参考时钟信号的时序图；图8是示出根据专利技术构思的示例实施例的温度补偿脉冲产生器的框图；图9是详细地示出图8中的温度补偿脉冲产生器的电路图；图10是示出通过图9的温度补偿脉冲产生器根据温度不同地产生的温度补偿脉冲的时序图；图11是示出根据专利技术构思的示例实施例的SSD的框图；图12是示出根据专利技术构思的示例实施例的eMMC的框图；图13是示出根据专利技术构思的示例实施例的UFS系统的框图；图14是示出根据专利技术构思的示例实施例的移动装置的框图。具体实施方式在下文中，现在将更充分地描述专利技术构思的示例实施例使得本领域的技术人员可以容易地领会专利技术构思。在示例实施例中，非易失性存储器可以实现为包括三维(3D)存储阵列。3D存储阵列可以单片地形成在基底(例如，诸如硅的半导体基底，或者绝缘体上半导体基底)上。3D存储阵列可以包括具有设置在基底上面的有源区的两个或更多个物理级的存储单元以及与这些存储单元的操作相关的电路，无论这样的相关电路在这样的基底之上还是在这样的基底内。阵列的每一级的层可以直接沉积在阵列的每个下面的级的层上。在示例实施例中，3D存储阵列可以包括垂直取向使得至少一个存储单元位于另一个存储单元之上的垂直NAND串。所述至少一个存储单元可以包括电荷俘获层。下面的专利文件(通过引用包含于此)描述了可适合三维存储阵列的构造，其中，三维存储阵列被配置为多个级，并且字线和/或位线在各个级之间被共享：U.S.专利号7,679,133、8,553,466、8,654,587、8,559,235以及US专利公开号2011/0233648。图1是示出根据专利技术构思的示例实施例的非易失性存储装置的框图。参照图1，非易失性存储装置100可以包括存储单元阵列110、地址解码器120、控制逻辑器&电压产生器130、页缓冲电路140和输入/输出电路150。存储单元阵列110可以包括多个存储块。每个存储块中的存储单元可以形成二维结构。此外，每个存储块的存储单元可以沿垂直于基底的方向叠压以形成三维结构。每个存储块可以包括多个单元串，每个单元串可以包括多个存储单元。多个存储单元可以连接到多条字线WL。每个存储单元可以设置为存储1位的SLC(单层单元，“singlelevelcell”)或设置为存储两位的MLC(多层单元，“multilevelcell”)。地址解码器120可以通过多条字线WL、一条串选择线SSL和一条地选择线GSL连接到存储单元阵列110。在存储单元阵列110形成为具有三维结构的情况下，地址解码器120可以通过多条字线WL、多条串选择线SSL和多条地选择线GSL连接到存储单元阵列110。地址解码器120可以从外部装置(例如，存储控制器、主机、AP等)接收地址ADDR并且可以对接收到的地址进行解码以在多条字线WL之中选择至少一条。地址解码器120可以分别控制字线WL的电压使得相对于选择的字线执行读操作和/或写操作。例如，地址解码器120可以对来自接收到的地址的列地址进行解码并且可以将解码后的列地址发送到页缓冲电路140。页缓冲电路140可以基于接收到的列地址控制位线BL。控制逻辑器&电压产生器130可以从外部装置接收指令CMD和控制信号CTRL并且可以响应于接收到的信号控制地址解码器120、页缓冲电路140和输入/输出电路150。例如，控制逻辑器&电压产生器130响应于指令CMD和控制信号CTRL可以控制地址解码器120、页缓冲电路140和输入/输出电路150使得数据DATA写入存储单元阵列110中。控制逻辑器&电压产生器130响应于指令CMD和控制信号CTRL也可以控制地址解码器120、页缓冲电路140和输入/输出电本文档来自技高网...

【技术保护点】
一种非易失性存储装置，所述非易失性存储装置包括：存储单元；位线；页缓冲器，通过位线连接到存储单元，页缓冲器被构造为对位线预充电以执行预期的操作，其中，预期的操作是读操作和验证操作中的一种操作；以及控制逻辑器，被构造为在预期的操作期间根据温度来不同地控制位线调试时间，其中，位线调试时间在预期的操作期间位于对位线进行预充电之后，控制逻辑器被构造为根据依赖于温度而包括不同频率的参考时钟信号的周期来确定位线调试时间。

【技术特征摘要】
2015.11.05 KR 10-2015-01553191.一种非易失性存储装置，所述非易失性存储装置包括：存储单元；位线；页缓冲器，通过位线连接到存储单元，页缓冲器被构造为对位线预充电以执行预期的操作，其中，预期的操作是读操作和验证操作中的一种操作；以及控制逻辑器，被构造为在预期的操作期间根据温度来不同地控制位线调试时间，其中，位线调试时间在预期的操作期间位于对位线进行预充电之后，控制逻辑器被构造为根据依赖于温度而包括不同频率的参考时钟信号的周期来确定位线调试时间。2.根据权利要求1所述的非易失性存储装置，其中，控制逻辑器被构造为在预期的操作期间切断预充电电压的供应，控制逻辑器被构造为在切断预充电电压的供应之后将位线的电压电平与参考值进行比较，位线调试时间对应于在控制逻辑器切断预充电电压的供应之后直到控制逻辑器对位线的电压电平与参考值进行比较所经历的时间。3.根据权利要求1所述的非易失性存储装置，其中，控制逻辑器被构造为如果第二温度高于第一温度，则控制第二温度下的位线调试时间变得比第一温度下的位线调试时间短。4.根据权利要求1所述的非易失性存储装置，其中，控制逻辑器被构造为如果第二温度高于第一温度，则产生在第二温度下具有比第一温度下的频率高的频率的参考时钟信号。5.根据权利要求1所述的非易失性存储装置，其中，控制逻辑器包括温度电压产生器和参考时钟产生器，温度电压产生器被构造为基于温度信息产生根据温度改变的温度电压，参考时钟产生器被构造为基于温度电压产生根据温度具有不同频率的参考时钟信号。6.根据权利要求5所述的非易失性存储装置，其中，第二温度高于第一温度，温度电压产生器被构造为产生具有在第二温度下比在第一温度下低的电平的温度电压，参考时钟产生器被构造为产生具有在第二温度下比在第一温度下高的频率的参考时钟信号。7.一种非易失性存储装置，所述非易失性存储装置包括：存储单元；位线；页缓冲器，通过位线连接到存储单元，页缓冲器被构造为对位线预充电以执行预期的操作，其中，预期的操作是读操作和验证操作中的一种操作；以及控制逻辑器，被构造为产生具有基于温度改变的脉冲宽度的温度补偿脉冲信号，控制逻辑器被构造为基于温度补偿脉冲信号的脉冲宽度而不同地控制位线调试时间，其中，位线调试时间在预期的操作期间位于对位线进行预充电之后。8.根据权利要求7所述的非易失性存储装置，其中，控制逻辑器包括温度电压产生器、参考电流产生器和温度补偿脉冲产生器，温度电压产生器被构造为基于温度信息产生根据温度改变的温度电压，参考电流产生器被构造为基于参考电压将参考电流提供到温度补偿脉冲产生器，而与温度无关，温度补偿脉冲产生器被构造为根据参考电流和参考电压基于以特定速率从温度电压减小的电压来确定温度补偿脉冲信号的脉冲宽度。9.根据权利要求8所述的非易失性存储装置，其中，温度补偿脉冲产生器被构造为根据与温度无关的参考电流确定所述特定速率。10.根据权利要求8所述的非易失性存储装置，其中，第一温度低于第二温度，温度电压产生器被构造为产生具有在第二温度下比在第一温度下低的电平的温度电压，温度补偿脉冲产生器被构造为产生具有在第二温度下比在第一温度下小的脉冲宽度的温度补偿脉冲信号。11.根据权利要求8所述的非易失性存...

【专利技术属性】
技术研发人员：俞弼善，李知尚，秋教秀，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR