封装集成电路管芯的方法和器件技术

本发明专利技术涉及封装集成电路管芯的方法和器件。一种具有开口和穿衬底互连结构的封装衬底附接至临时载体(诸如粘附膜)。将IC管芯的有源表面与开口之内的载体衬底接触地放置，以暂时将该管芯附接至载体衬底。将另一管芯附接至离该载体衬底最远的第一管芯的一侧。根据实施例，使用环氧树脂使两个管芯彼此附接，使得它们各自的非有源表面彼此面对。在第二管芯的有源表面处的互连和封装衬底之间连接键合引线。然后封装该引线。在移除该载体衬底之后，形成累积互连结构，该累积互连结构包括封装衬底的外部互连(例如球栅阵列封装的焊球)。

Method and device for packaging an integrated circuit core

The present invention relates to a method and a device for encapsulating an integrated circuit tube. A packaging substrate having an open and through substrate interconnect structure attached to a temporary carrier (such as an adhesive film). The active surface of the IC tube is placed in contact with the carrier substrate in the opening to temporarily attach the tube to the carrier substrate. The other tube is attached to one side of the first tube farthest from the carrier substrate. According to the embodiment, the two cores are attached to each other by using an epoxy resin so that their respective non active surfaces face each other. Bonding leads are connected between the interconnect and the package substrate at the active surface of the second tube core. The package is then encapsulated. After removing the carrier substrate, a cumulative interconnect structure is formed that includes an external interconnect that encapsulates the substrate (e.g. solder balls encapsulated in a ball grid array).

【技术实现步骤摘要】
封装集成电路管芯的方法和器件
本公开的实施例通常涉及电子器件，更具体地，涉及封装的电子器件以及制造封装的电子器件的方法。
技术介绍
将多个微电子器件(诸如承载集成电路(IC)的半导体管芯、微电子机械系统(MEMS)、光学器件、无源电子部件等)组合到紧凑且结构坚固的单个封装中经常是有用的。常规上已经利用其中两个或更多微电子器件以并排或横向相邻的空间关系定位并且互连的所谓的二维(2D)或非堆叠的方案实施了微电子器件的封装。更具体地，对于IC形成于半导体管芯(IC管芯)上的情况，封装通常已需要将多IC管芯安装至封装衬底并且通过引线键合或倒装芯片(FC)连接形成所期望的电连接。之后通过将封装衬底安装至印刷电路板(PCB)或包括在电子系统内的其它部件，可以将该2D微电子封装并入到更大的电子系统中。作为上述类型的2D封装技术的替代方案，最近已开发了三维(3D)封装技术，其中微电子器件以堆叠布置设置并且垂直地互连以得到堆叠的3D微电子封装。这种3D封装技术产生高度紧凑的很适合用在移动电话、数字照相机、数字音乐播放器以及其它小型电子设备内的微电子封装。此外，这种3D封装技术通过减小封装的微电子器件之间的互连长度并因此减小信号延迟而增强了器件性能。扇出晶片级封装(FOWLP)封装使用用于封装互连的累积(build-up)处理。例如，标准的RCP流将IC管芯附接至晶片级衬底以使累积互连层可以形成在IC管芯的有源侧以提供外部互连。对于需要引线键合的3D结构(例如G单元(G-cell)器件)的情况，FOWLP不容易适应其它类型的互连结构(例如引线键合结构)的形成。附图说明图1例示了根据本公开的具体实施例的封装衬底的俯视图；图2例示了在图1中标示的位置处的封装衬底的剖面图；图3例示了根据本公开的具体实施例的附接至载体的图2的工件；图4例示了根据本公开的具体实施例的具有附接至载体的管芯的图3的工件的俯视图；图5例示了图4的工件的剖面图；图6例示了根据本公开的具体实施例的具有第二管芯的图5的工件的剖面图；图7例示了根据本公开的具体实施例的具有键合引线的图6的工件的剖面图；图8例示了根据本公开的具体实施例的具有被覆盖的键合引线的图7的工件的剖面图；图9例示了根据本公开的具体实施例的移除了载体之后的图8的工件的剖面图；图10例示了根据本公开的具体实施例的具有覆盖主表面的图案化的介电层的图9的工件的剖面图；图11例示了根据本公开的具体实施例的具有覆盖主表面的图案化的介电层的图9的工件的剖面图；图12例示了根据本公开的具体实施例的具有导电通孔的图11的工件的剖面图；图13例示了根据本公开的具体实施例的具有导电焊盘的图12的工件的剖面图；图14例示了根据本公开的具体实施例的具有外部互连的图13的工件的剖面图；图15例示了根据本公开的具体实施例的封装衬底的剖面图；图16例示了根据本公开的具体实施例的封装衬底的俯视图；图17例示了根据具有同一级处的多个管芯的本公开的具体实施例的工件剖面图；图18例示了根据包括同一级处的多个管芯的本公开的具体实施例的工件剖面图；图19例示了根据包括堆叠管芯的本公开的具体实施例的工件剖面图；以及图20例示了具有多个根据本公开的具体实施例的封装衬底的板。具体实施方式根据本公开的实施例，具有开口和穿衬底互连结构的衬底附接至临时载体(诸如粘附膜)。与开口内的载体衬底接触地放置IC管芯的有源表面，以将IC管芯暂时附接至该载体衬底。此IC管芯可以称作该封装的背侧管芯。将另一IC管芯附接至背侧管芯的离该载体衬底最远的一侧。因为该IC管芯将会比该背侧管芯离完成的封装的外部互连更远，因此该IC管芯可以称作顶侧管芯。根据实施例，使用环氧树脂将两个IC管芯相互附接使得它们各自的非有源表面相互面对。在第二IC管芯的有源表面和该封装衬底之间形成键合引线。然后将该键合引线包封。在移除了载体衬底之后，在包括封装衬底的外部互连的封装衬底和管芯的背侧处形成累积互连堆叠(诸如球栅阵列封装的焊球)。参照附图将会更好地理解本公开的各个实施例。请注意，各图的不能从图的具体视图直接可见的特征件以虚线例示，除非另有说明。图1例示了衬底10的第一主表面的俯视图。图2例示了在图1中标示的位置处的衬底10的剖面图。衬底10包括作为电绝缘物的基体材料12和多个导电互连20。衬底10的上主表面和下主表面由该基体材料12界定并暴露该导电互连的部分(被称作衬底的外部互连)。请注意，除非另有说明，关于具体特征件的术语“上”和“下”指的是该具体特征件第一次被例示的附图所例示的该特征件的方向。由衬底10的内部区域所界定的开口13穿过该衬底10地延伸。衬底10可以是基于有机或陶瓷衬底(例如印刷电路板(PCB)等)的叠层或累积层，。多个导电互连20包括具体的互连14和15。多个互连20的每个导电互连包括界定在上主表面处的上外部互连的部分、界定在下主表面处的下外部互连的部分以及连接该上外部互连部分和下外部互连部分的穿衬底互连部分。例如在图2处，例示了互连14和互连15的每一个包括上外部互连16、穿衬底互连18以及下外部互连17。穿衬底互连被例示为穿孔通孔(Through-Hole-Vias)(THV)。然而，正如将下文更详细地说明的，应理解，穿衬底互连还可以是穿过衬底的一个或多个路由层(routinglayer)的路由的互连。如本文所使用的，关于具体结构所使用的术语“外部互连”意指涉及该具体结构的提供导电接口的部分，通过该导电接口信号可以在该具体结构和其它结构之间传输。例如，互连14的外部互连16是互连14的随后提供的导电结构将与其接触的部分。通过示例的方式，上外部互连16被假定为键合焊盘，经由随后附接的键合引线，信号可以通过该键合焊盘传送至该衬底10以及从该衬底10传出。在图3处例示了工件，其中图3例示了在衬底10的下主表面处附接至载体衬底30之后的衬底10。随后将移除该载体衬底30，因此该载体衬底30是临时衬底。该载体衬底30可以是粘合带、在刚性载体之上的双面粘合带等。在实施例中，载体衬底30完全覆盖开口13和整个衬底。在其它实施例中，该载体衬底可以仅覆盖开口13的一部分。图4和图5分别是工件400的俯视图和剖面图。工件400包括已放置在开口13之内的具有上主表面和下主表面的IC管芯40。如本文所使用的，关于物体相对于开口的位置所使用的术语“在......之内”意指从俯视图来看该物体不延伸到该开口的边界之外。IC管芯40的下主表面包括多个外部互连41，该多个外部互连41包括被称作管芯焊盘的外部互连45和46，其本身可以是键合焊盘。IC管芯40的下主表面已附接至在开口13之内的暴露位置处的载体衬底30。该下主表面是IC管芯40的有源表面，其中术语“有源表面”意指IC管芯的已形成电子部件49的一侧。电子部件49可以是诸如晶体管或二极管的有源半导体部件；或者诸如电阻器或电容器的无源器件。在例示的实施例中，该IC管芯40具有一个有源表面(即其下主表面)，并且没有穿衬底互连，虽然这不是必要的。图6是工件600的剖面图，该工件600包括具有上主表面和下主表面的IC管芯60。在例示的实施例中，IC管芯60的上主表面是有源表面并且包括可以连接至电子部件(未示出)的外部互本文档来自技高网...

【技术保护点】
一种形成集成电路封装的方法，包括：将衬底的第一主表面附接至载体，该衬底具有第一主表面、第二主表面、介于该第一主表面和该第二主表面之间的介电层、界定第一开口的第一区域、以及第一互连，其中该第一互连具有该第一主表面处的第一外部部分、该第二主表面处的第二外部部分以及将该第一外部部分电连接至该第二外部部分的穿过该介电层的部分，其中该载体的暴露部分暴露在该第一开口之内；将第一集成电路IC管芯的第一主表面附接至该载体的暴露部分，该第一IC管芯具有第一主表面、第二主表面以及包括该第一主表面处的外部部分和连接至该第一集成电路管芯的电子部件的内部部分的互连；将第二IC管芯固定至该第一IC管芯，其中该第一IC管芯的第二主表面面对该第二IC管芯的第二主表面，该第二IC管芯具有第一主表面、第二主表面和包括电连接至该第二IC管芯的电子部件的第一主表面处的外部部分的互连；将第一引线连接至该第二IC的互连的外部部分并且连接至该衬底的第一互连的第二外部部分；用模塑料包封该引线；从该衬底的第一主表面移除该载体，其中在移除该载体时该第一IC管芯的第一主表面与该衬底的第一主表面共面；在该封装的该第一主表面处形成介电层；穿过该介电层形成第一互连，该第一互连电连接至该衬底的第一互连的第一外部部分；形成电连接至穿过该介电层的该第一互连的IC封装的第一外部互连；穿过介电层形成第二互连，该第二互连电连接至该第一IC管芯的互连的外部部分；以及形成电连接至穿过该介电层的该第二互连的IC封装的第二外部互连....

【技术特征摘要】
1.一种形成集成电路封装的方法，包括：将衬底的第一主表面附接至载体，该衬底具有第一主表面、第二主表面、介于该第一主表面和该第二主表面之间的介电层、界定第一开口的第一区域、以及第一互连，其中该第一互连具有该第一主表面处的第一外部部分、该第二主表面处的第二外部部分以及将该第一外部部分电连接至该第二外部部分的穿过该介电层的部分，其中该载体的暴露部分暴露在该第一开口之内；将第一集成电路IC管芯的第一主表面附接至该载体的暴露部分，该第一IC管芯具有第一主表面、第二主表面以及包括该第一主表面处的外部部分和连接至该第一集成电路管芯的电子部件的内部部分的互连；将第二IC管芯固定至该第一IC管芯，其中该第一IC管芯的第二主表面面对该第二IC管芯的第二主表面，该第二IC管芯具有第一主表面、第二主表面和包括电连接至该第二IC管芯的电子部件的第一主表面处的外部部分的互连；将第一引线连接至该第二IC的互连的外部部分并且连接至该衬底的第一互连的第二外部部分；用模塑料包封该引线；从该衬底的第一主表面移除该载体，其中在移除该载体时该第一IC管芯的第一主表面与该衬底的第一主表面共面；在该封装的该第一主表面处形成介电层；穿过该介电层形成第一互连，该第一互连电连接至该衬底的第一互连的第一外部部分；形成电连接至穿过该介电层的该第一互连的IC封装的第一外部互连；穿过介电层形成第二互连，该第二互连电连接至该第一IC管芯的互连的外部部分；以及形成电连接至穿过该介电层的该第二互连的IC封装的第二外部互连.2.如权利要求1所述的方法，还包括：将第三IC管芯的第一主表面附接至该载体的暴露部分，该第三IC管芯具有第一主表面、第二主表面和包括该第一主表面处的外部部分和连接至该第三IC管芯的电子部件的内部部分的互连。3.一种封装，包括：多个外部互连，位于该封装的第一主表面处；第一衬底，具有第一主表面、第二主表面，该第一主表面具有第一外部互连，该第二主表面具有通过穿过该第一衬底的绝缘层的第一导电路径电连接至该第一外部互连的第二外部互连，第一衬底的区域界定穿过该衬底的开口；第一管芯，位于开口之内，具有与该第一衬底的第一主表面共面的第一主表面，所述第一管芯包括外部互连、接近于该第一主表面的电连接至该外部互连的半导体部件；累积互连堆叠，包括穿过路由层并穿过介电层/通孔层的第一导电路径和第二导电路径，该第一导电路径电连接至该第一管芯的外部互连并且电连接至该封装的第一外部互连，该第二导电路径电连接至该衬底的第一外部互连并且电连接至该封装的第二外部互连；第二管芯，具有第一主表面、第二主表面和接近于第一主表面的半导体部件，该第二主表面面对该第一管芯的第二主表面，该第一主表面具有电连接至该第二管芯的半导体部件的外部互连；以及第一引线，连接至该第二管芯的外部互连，并且连接至该衬底的第二外部互连。4.如权利要求3所述的封装，还包括：第三有盖的管芯，具有第一主表面、第二主表面和接近于该第一主表面的有源半导体部件，该第二主表面面对该第二管芯的第一主表面，该第一主表面具有电连接至该有源半导体部件的外部互连；该第一衬底的第一主表面还包括第三外部互连；该第一衬底的第二主表面还包括通过穿过该第一衬底的绝缘层的第二导电路径电连接至该第三外部互连的第四外部互连；该累积互连堆叠还包括穿过该路由层和介电层/通孔层的第三导电路径，该第三导电路径电连接至该第一衬底的第三外部互连并且电连接至该封装的第三外部互连；以及第二引线，连接至该第三管芯的外部互连，并且连接至该衬底的第四外部互连.5.如权利要求3所述的封装，还包括：第三管芯，具有与该第一衬底的第一主表面共面的第一主表面，所述第三管芯包括外部互连和接近于该第一主表面并且电连接至该外部互连的有源半导体部件；并且该累积互连堆叠还包括穿过...

【专利技术属性】
技术研发人员：龚志伟，高伟，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国,US