读出非易失性存储元件中的多个参考电平制造技术

在此公开了用于在不改变所选择的字线上的电压的情况下读出非易失性存储元件中的多个参考电平的技术。一个方面包括：基于读出晶体管是否响应于读出节点上的读出电压而导通，确定所选择的非易失性存储元件相对于第一参考电平的第一条件。然后，在确定了相对于所述第一参考电平的所述第一条件之后，修改所述读出晶体管的所述源极端子上的电压。接着，基于所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通来确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件。这允许有效地读出两个不同的参考电平。由于所述读出晶体管相对于所述读出节点的低电容，节约了动态功率。

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
本公开涉及用于非易失性存储的技术。半导体存储器越来越多地用于各种电子设备中。例如，非易失性半导体存储器被用于个人导航设备、手机、数字照相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备中。电可擦除可编程只读存储器(EEPROM)和闪存器就在最受欢迎的非易失性半导体存储器之中。一些EEPROM或闪存器设备具有被称为NAND构型的构型，其中存储器单元被分组成NAND串，每个NAND串与位线相关联。一种类型的NAND存储器阵列是二维阵列。另一种类型的NAND存储器阵列是三维阵列。一种3DNAND堆叠存储器设备有时被称为位成本可扩展(BiCS)架构。在3DNANDBiCS架构中，3DNAND堆叠存储器设备可以由交替的导体层与绝缘体层的阵列形成。在所述层中钻出存储器孔，以便同时限定许多存储器层。接着通过用适当的材料填充存储器孔来形成NAND串。直线NAND串在一个存储器孔中延伸，而管道形或U形NAND(P-BiCS)包括一对竖直列的存储器单元，所述存储器单元在两个存储器孔中延伸并且通过管道连接相结合。这种管道连接可以由未掺杂的多晶硅形成。介电材料和背栅可以环绕所述管道连接从而形成背栅晶体管，以用于控制所述管道连接的导通。所述存储器单元的控制栅是由所述导体层提供的。当对EEPROM或闪存器设备、例如NAND闪存器设备编程时，典型地向控制栅(或所选择的字线)施加编程电压，并且将位线接地。来自通道的电子被注入电荷储存区域中。当电子在所述电荷储存区域中累积时，所述电荷储存区域变成带负电的，并且存储器单元的阈值电压升高，从而使得所述存储器单元处于编程后的状态。典型地，将编程电压(Vpgm)作为一系列脉冲施加至所述存储器单元的控制栅。所述脉冲的幅度随着每个随后脉冲增加预定步长(例如，0.2v、0.3v、0.4v或其他)。在所述脉冲之间的期间内，进行验证操作。也就是，在每个编程脉冲之间读出被并行地编程的一组存储器单元中的每个存储器单元的编程电平，以便判定所述编程电平是否等于或大于它正在被编程到的验证电平。验证编程的一种方式是在特定比较点处测试导通。将被验证为被充分编程的存储器单元锁定在外，例如通过将其相应的位线电压升高而停止对所述存储器单元的编程过程。附图说明图1是NAND串的顶视图。图2是所述NAND串的等效电路图。图3是3D堆叠式非易失性存储器设备的透视图。图4A描绘了图3的块BLK0的实施例，这个块包括U形NAND串。图4B描绘了图4A的3D非易失性存储器设备的块的截面视图，这个块具有图4A的NAND串SetA0。图5A描绘了图3的块BLK0的实施例，这个块包括直线NAND串。图5B描绘了图5A的3D非易失性存储器设备的块的截面视图，这个块具有直线串。图6A描绘了图4B的列C0的区域669的特写视图，示出了漏极侧所选栅SGD0和存储器单元MC6,0。图6B描绘了图6A的列C0的截面视图。图7是非易失性存储器系统的框图。图8是单独读出块的框图。图9A描绘一个实施例的编程过程的流程图。图9B示出了编程脉冲和验证脉冲的一个示例性序列。图10A-E展示了可以在图9A的编程过程的一个实施例的过程中使用的多阶段编程途径。图11A、11B、12A和12B提供了粗糙/精细编程方法的一个实例的更多细节。图13A示出了在编程刚刚完成之后的存储器单元阈值分布。图13B描绘了硬比特(HB)和两个相关联软比特(SB’，SB)两个相邻阈值电压分布以及参考电平。图14是读出电路的一个实施例的图。图15是用于确定存储器单元的多个条件的过程的一个实施例的流程图。图16是描绘一个实施例的读出电路的示意图。图17是描绘读出存储器单元的一个实施例的流程图。图18包含用于图17的过程的一个实施例的图16电路的正时信号。图19是展示一个实施例的图，在所述实施例中通过增大读出晶体管的源节点上的电压来改变读出电路的跳变点。图20是在编程操作过程中的验证存储器单元的过程的一个实施例。图21示出了一个实施例的图，在所述实施例中通过增大读出电容器的底板上的电压来改变读出电路的跳变点。图22是修改的读出晶体管的读出节点和源节点上的电压以便在多个电平进行读出的一个实施例的图。图23是读取一个硬比特和两个软比特的过程的一个实施例的流程图。图24包含用于图23的过程的一个实施例的图16电路的正时信号。图25是当时钟CLK下降两次以便读出三个参考电平时的读出电压容限的一个实例。图26是当时钟CLK下降一次并且读出晶体管的源极升高一次以便读出三个参考电平时的读出电压容限的一个实例。具体实施方式在此公开了用于读出非易失性存储元件中的多个电平的技术。可以在不改变所选择的字线上的电压的情况下读出多个电平。一个实施例包括基于读出晶体管是否响应于读出节点上的读出电压而导通，而确定所选择的非易失性存储元件相对于第一参考电平的第一条件。接着，在确定了相对于所述第一参考电平的所述第一条件之后，修改所述读出晶体管的所述源极端子上的电压。接着，基于在修改了所述读出晶体管的所述源极端子上的所述电压之后所述读出晶体管是否响应于所述读出节点上的所述读出电压而导通，确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件。这允许在不改变所选择的字线上的电压的情况下读出两个不同的参考电平。而且，由于读出晶体管相对于读出节点的电容低，动态功率低。多个实施例还可以改进读出容限。适合于实施多个实施例的存储器系统的一个实例使用了NAND闪存器架构，这包括在两个选择门之间串联连接多个多个晶体管。要注意，这可以是2DNAND架构或3DNAND架构。在此描述了2DNAND架构的一些实例。在此描述的其他实例是3DNAND架构的。在此描述的技术可以应用于2DNAND、3DNAND，但不局限于此。在二维存储器结构中，半导体存储器元件被安排在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被安排在基本上平行于支撑存储器元件的衬底的主要表面而延伸的平面中(例如，在x-z方向平面中)。衬底可以是在其上方或在其中形成存储器元件层的晶片，或者其可以是在形成存储器元件之后附接至其上的载体衬底。作为非限制性示例，衬底可以包括如硅等半导体。可以在单个存储器设备级中将存储器元件安排成有序阵列，如在多个行和/或列中。然而，可以在非规则或非正交配置中排列存储器元件。存储器元件中的每个存储器元件可以具有两个或更多个电极或接触线，如位线和字线。可以实施在此描述的技术的非易失性存储系统的一个实例是使用了MAND结构的闪存器系统，所述结构包括串联安排多个晶体管、将其夹在两个选择门之间。所述串联晶体管以及所述选择门被称为NAND串。图1是示出一个NAND串的顶视图。图2是其等效电路。图1和2中描绘的NAND串包括串联的并且夹在(漏极侧)选择门120与(源极侧)选择门122之间的四个晶体管100、102、104和106。选择门120将NAND串经由位线接触件126连接至位线111上。选择门122将NAND串连接至源极线128上。通过向选择线SGD施加适当的电压来控制选择门120。通过向选择线SGS施加适当的电压来控制选择门122。晶体管100、102、104和106中的每一个具有控制栅和浮栅。例如，晶体管1本文档来自技高网...

【技术保护点】
一种操作非易失性存储设备的方法，所述方法包括：在连接至具有源极端子的感测晶体管上的感测节点上产生感测电压，所述感测节点与所选择的非易失性存储元件相关联(1502)；判定所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通(1504)；基于所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通，确定所述所选择的非易失性存储元件相对于第一参考电平的第一条件(1506)；在确定了相对于所述第一参考电平的所述第一条件之后，修改所述感测晶体管的所述源极端子上的电压(1508)；在修改了所述感测晶体管的所述源极端子上的所述电压之后，判定所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通(1510)；以及基于在修改了所述感测晶体管的所述源极端子上的所述电压之后所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通，确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件(1512)。

【技术特征摘要】
【国外来华专利技术】2014.10.07 US 14/508,6151.一种操作非易失性存储设备的方法，所述方法包括：在连接至具有源极端子的感测晶体管上的感测节点上产生感测电压，所述感测节点与所选择的非易失性存储元件相关联(1502)；判定所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通(1504)；基于所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通，确定所述所选择的非易失性存储元件相对于第一参考电平的第一条件(1506)；在确定了相对于所述第一参考电平的所述第一条件之后，修改所述感测晶体管的所述源极端子上的电压(1508)；在修改了所述感测晶体管的所述源极端子上的所述电压之后，判定所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通(1510)；以及基于在修改了所述感测晶体管的所述源极端子上的所述电压之后所述感测晶体管是否响应于所述感测节点上的所述感测电压而导通，确定所述所选择的非易失性存储元件相对于第二参考电平的第二条件(1512)。2.如权利要求1所述的方法，其中，所述在感测节点上产生感测电压包括：对所述感测节点充电(1702)；将所述感测节点连接至与所述所选择的非易失性存储元件相关联的位线上(1706)；以及允许来自所述位线的电流将所述感测节点放电(1708)。3.如权利要求1或2所述的方法，其中所述修改所述感测晶体管的所述源极端子上的电压包括：增大所述源极端子上的电压。4.如权利要求1至3中任一项所述的方法，进一步包括：在确定了所述所选择的非易失性存储元件相对于所述第一电平的条件之后，修改所述感测节点上的电压(2302)；判定所述感测晶体管是否响应于所述感测节点上的所述经修改的电压而导通(2304)；以及基于所述感测晶体管是否响应于所述感测节点上的所述经修改的电压而导通，确定所述所选择的非易失性存储元件相对于第三参考电平的条件，其中，在判定了所述感测晶体管是否响应于所述感测节点上的所述经修改的电压而导通之后，进行所述修改所述感测晶体管的源极端子上的电压，所述第三参考电平在所述第一参考电平与所述第二参考电平之间(2306)。5.如权利要求1至4中任一项所述的方法，其中，所述第一参考电平是所述所选择的非易失性存储元件是否具有高于或低于第一阈值电压的阈值电压，其中所述第二参考电平是所述所选择的非易失性存储元件是否具有高于或低于第二阈值电压的阈值电压。6.如权利要求1至5中任一项所述的方法，其中，所述在所述感测节点上产生所述感测电压包括：向与所述所选择的非易失性存储元件相关联的字线施加电压；以及允许来自与所述所选择的非易失性存储元件相关联的位线的通过向所述字线施加电压而产生的电流将所述感测节点放电。7.如权利要求1至3或者5至6中任一项所述的方法，其中，所述第一电平是针对一种状态的低验证电平，并且所述第二电平是针对同一状态的高验证电平。8.如权利要求1所述的方法，其中，所述感测节点包括具有底板和顶板的感测电容器，所述顶板连接至所述感测晶体管的栅极上。9.一种非易失性存储设备，包括：多个非易失性存储元件；与所述多个非易失性存储元件相关联的多个位线(111，BLA0-BLAn，BLB0-BLBn)；以及管理电路(720，730，740，742，744)，...

【专利技术属性】
技术研发人员：X姜，C肖，SL陈，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国;US