一种小型化宽带低杂散微波频率合成器制造技术

本实用新型专利技术公开了一种实现宽带低杂散的小型化微波频率合成器，包括依次连接的100MHz恒温晶振、产生可变的信号作为AD9914型DDS的参考时钟信号的PLLa电路、DDS、双端转单端变压器、放大器一、实现分频比的PLLb电路、放大器二，还包括与PLLa电路、DDS和PLLb电路连接的FPGA控制电路。本实用新型专利技术将高参考时钟DDS输出信号作为锁相环电路的参考信号，且DDS的参考时钟可以变化，采用这种频率合成方案，可以提高DDS的输出带宽，进而降低了锁相环的倍频次数，同时由于DDS的参考可变，可以通过改变参考信号使DDS存在的固有杂散远离环路滤波器通带，降低输出信号杂散抑制，这种方式大大简化了宽带微波频率合成器的设计电路，且输出信号指标有效改善。

【技术实现步骤摘要】
一种小型化宽带低杂散微波频率合成器
本技术属于频率合成器
，涉及一种小型化宽带低杂散微波频率合成器。
技术介绍
目前，测试设备的发展趋势是小型化、模块化、标准化。客户通常希望将功能不同的模块进行组合，即可搭建出具备多种参数测试能力的测试设备。这就使得组件测试设备的模块必须具备小型化、模块化、标准化的要求。微波频率合成器是一种重要的微波测试设备，国内鲜有标准的小型化、模块化产品。这主要限制于具有较宽频带且具有较高性能指标的微波频率合成器的实现方案较为复杂，实现小型化难度较大。
技术实现思路
本技术要解决的技术问题是：提供一种小型化、宽频带、低杂散的微波频率合成器。本技术采取的技术方案为：一种小型化宽带低杂散微波频率合成器，包括100MHz恒温晶振和鉴频鉴相器一以及FPGA控制电路，100MHz恒温晶振输出端连接到鉴频鉴相器一的参考输入端，鉴频鉴相器一的输出端连接到环路滤波器输入端，环路滤波器输出端连接到压控振荡器一的压控端，压控振荡器一输出端经功分器一分为两路，其中一路经除N分频器一后连接到鉴频鉴相器一的射频输入端，FPGA控制电路连接到除N分频器一的控制端，FPGA控制电路用于设置除N分频器一的N值在27-35间变化；功分器一的另一路输出端连接到AD9914型的DDS的参考信号端，FPGA控制电路与DDS的控制端连接，FPGA控制电路用于设置DDS输出500MHz-750MHz带宽的差分信号，DDS输出端连接到双端转单端变压器的输入端，双端转单端变压器的输出端连接到放大器一的输入端，放大器一的输出端连接到鉴频鉴相器二的参考输入端，鉴频鉴相器二的输出端连接到环路滤波器二的输入端，环路滤波器输出端连接到压控振荡器二的压控端，压控振荡器二输出端经功分器二分为两路，其中一路依次经过连接的四分频器、低通滤波器以及除N分频器二后连接到鉴频鉴相器二的射频输入端，另一路连接到放大器二，FPGA控制电路连接到除N分频器二的控制端和四分频器的控制端，FPGA控制电路用于设置除N分频器的N值在4-6间变化。本技术的有益效果：与现有技术相比，本技术效果如下：1）本技术将高参考时钟DDS输出信号作为锁相环电路的参考信号，且DDS的参考时钟可以变化。采用这种频率合成方案，可以提高DDS的输出带宽，进而降低了锁相环的倍频次数，同时由于DDS的参考可变，可以通过改变参考信号使DDS存在的固有杂散远离环路滤波器通带，降低输出信号杂散抑制。这种方式大大简化了宽带微波频率合成器的设计电路，且输出信号指标有效改善，从而使微波频率合成器实现小型化、宽频带、低杂散的效果；2）本专利技术采用高参考时钟DDS的应用，充分利用其高频率分辨率、宽带输出、低杂散的特性，可通过单个锁相环电路，可以使输出信号频率和带宽得到提高，同时保证了输出信号具有良好的指标；3）将两种优势技术结合，以简单有效的方式实现了宽带微波频率合成器小型化设计。附图说明图1为本技术的控制连接结构示意图。具体实施方式下面结合附图及具体的实施例对本技术进行进一步介绍。实施例：如图1所示，一种小型化宽带低杂散微波频率合成器，包括100MHz恒温晶振1、鉴频鉴相器一2、环路滤波器一3、压控振荡器一4、功分器一5、除N分频器一6、AD9914型DDS7、双端转单端变压器8、放大器一9、鉴频鉴相器二10、环路滤波器二14、压控振荡器二15、功分器二16、四分频器13、低通滤波器12、除N分频器二11、放大器二17和FPGA控制电路18；100MHz恒温晶振1信号输出端101连接到鉴频鉴相器一2的参考输入端，鉴频鉴相器一2的信号输出端102连接到环路滤波器3输入端，环路滤波器3信号输出端103连接到压控振荡器一4的压控端，压控振荡器一4信号输出端104经功分器一5分为两路，其中一路信号输出端106输入除N分频器一6的输入端，除N分频器一6的信号输出端107连接到鉴频鉴相器一2的射频输入端，FPGA控制电路的信号控制端302连接到除N分频器一6的控制端，FPGA控制电路18用于设置除N分频器一的N值在27-35间变化；功分器一5的另一路信号输出端105连接到AD9914型的DDS的参考信号端，FPGA控制电路18与DDS7的控制端连接，通过FPGA控制电路18设置DDS7输出500MHz-750MHz带宽的差分信号，DDS7信号输出端108连接到双端转单端变压器8的输入端，双端转单端变压器8的信号输出端109连接到放大器一9的输入端进行信号放大，放大器一9的信号输出端110连接到鉴频鉴相器二10的参考输入端，鉴频鉴相器二10的信号输出端201连接到环路滤波器二14的输入端，环路滤波器14信号输出端202连接到压控振荡器二15的压控端，压控振荡器二15信号输出端203经功分器二16分为两路，其中一路信号输出端204依次经过连接的四分频器13、低通滤波器14以及除N分频器二15后连接到鉴频鉴相器二206的射频输入端，另一路信号输出端208连接到放大器二17后经信号输出端209获得最终宽带微波信号，FPGA控制电路18信号输出端301连接到四分频器13的控制端，FPGA控制电路18另一信号输出端303连接到除N分频器二11的控制端，FPGA控制电路用于设置除N分频器的N值在4-6间变化。上述鉴频鉴相器一、环路滤波器一、压控振荡器一、功分器一、除N分频器一构成一个PLLa电路，通过FPGA控制电路控制除N分频器一改变分频比，可使恒温晶振输出的100MHz信号经该PLLa电路后，输出一个频率可变的信号作为AD9914型DDS的参考时钟信号；环路滤波器二、压控振荡器二、功分器二、四分频器、低通滤波器、除N分频器二构成一个PLLb电路，FPGA控制电路控制PLLb电路的除N分频器b的分频比以及四分频器，DDS参考时钟可变与分频比可变的PLLb电路，使得DDS输出杂散远离载波，进而改善射频输出信号的杂散抑制度。以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本
的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内，因此，本技术的保护范围应以所述权利要求的保护范围为准。本文档来自技高网...

【技术保护点】
一种小型化宽带低杂散微波频率合成器，其特征在于：包括100MHz恒温晶振和鉴频鉴相器一以及FPGA控制电路，100MHz恒温晶振输出端连接到鉴频鉴相器一的参考输入端，鉴频鉴相器一的输出端连接到环路滤波器输入端，环路滤波器输出端连接到压控振荡器一的压控端，压控振荡器一输出端经功分器一分为两路，其中一路经除N分频器一后连接到鉴频鉴相器一的射频输入端，FPGA控制电路连接到除N分频器一的控制端，FPGA控制电路用于设置除N分频器一的N值在27‑35间变化；功分器一的另一路输出端连接到AD9914型的DDS的参考信号端，FPGA控制电路与DDS的控制端连接，FPGA控制电路用于设置DDS输出500MHz‑750MHz带宽的差分信号，DDS输出端连接到双端转单端变压器的输入端，双端转单端变压器的输出端连接到放大器一的输入端，放大器一的输出端连接到鉴频鉴相器二的参考输入端，鉴频鉴相器二的输出端连接到环路滤波器二的输入端，环路滤波器输出端连接到压控振荡器二的压控端，压控振荡器二输出端经功分器二分为两路，其中一路依次经过连接的四分频器、低通滤波器以及除N分频器二后连接到鉴频鉴相器二的射频输入端，另一路连接到放大器二，FPGA控制电路连接到除N分频器二的控制端和四分频器的控制端，FPGA控制电路用于设置除N分频器的N值在4‑6间变化。...

【技术特征摘要】
1.一种小型化宽带低杂散微波频率合成器，其特征在于：包括100MHz恒温晶振和鉴频鉴相器一以及FPGA控制电路，100MHz恒温晶振输出端连接到鉴频鉴相器一的参考输入端，鉴频鉴相器一的输出端连接到环路滤波器输入端，环路滤波器输出端连接到压控振荡器一的压控端，压控振荡器一输出端经功分器一分为两路，其中一路经除N分频器一后连接到鉴频鉴相器一的射频输入端，FPGA控制电路连接到除N分频器一的控制端，FPGA控制电路用于设置除N分频器一的N值在27-35间变化；功分器一的另一路输出端连接到AD9914型的DDS的参考信号端，FPGA控制电路与DDS的控制端连接，FPGA...

【专利技术属性】
技术研发人员：刘兴，杜勇，吴小松，谢炜春，
申请(专利权)人：贵州航天计量测试技术研究所，
类型：新型
国别省市：贵州,52