具有改进的非钳位感应开关抗扰性的晶体管结构制造技术

一种具有改进的非钳位感应开关抗扰性的横向扩散金属氧化物半导体(LDMOS)晶体管结构。该LDMOS包括第一导电类型的衬底和相邻的外延层。栅极结构在外延层之上。两者都为第二导电类型的漏区和源区位于外延层内。沟道形成于源区和漏区之间并且布置在栅极结构下方。第一导电类型的体结构至少部分地形成于栅极结构下方并且在源区下方横向延伸，其中外延层的掺杂少于体结构。导电沟槽状馈通元件穿过外延层并接触衬底和源区。LDMOS包括形成于源区下方、且横向靠近并接触所述体结构和所述沟槽状馈通元件的第一导电类型的槽区。

【技术实现步骤摘要】
【国外来华专利技术】具有改进的非钳位感应开关抗扰性的晶体管结构
技术介绍
在DC-DC电源中，功率/控制MOSFET(metaloxidesemiconductorfieldeffecttransistor，金属氧化物半导体场效应晶体管)的优化需要最小化的传导损耗和开关损耗。例如，LDMOS(横向扩散MOSFET)器件在历史上已经用于在高频时要求非常低的开关损耗的RF(射频)应用中。半导体工业将功率MOSFET的耐用性定义为当经受非钳位感应开关(unclampedinductiveswitching，UIS)时承受雪崩电流的能力。对于功率开关应用，在每个电路中都不能避免电感。也就是说，在UIS事件中，电路中通过功率MOSFET关断的电感将继续推动电流通过功率MOSFET。这会导致在晶体管两端存在高电压，这反过来又会导致功率MOSFET的失效，例如雪崩击穿和高温。因此，这种非钳位感应开关事件仍然是功率MOSFET耐用性的最关键的挑战之一。电感的关键特性之一是在接通过程期间它会从电路吸收能量，并在关断过程期间将能量释放到电路中。例如，每当通过电感的电流被快速关断时，磁场感应反电磁力(counterelectromagneticforce，EMF)，其可以在相应的开关两端建立惊人的高电位。当这种UIS事件发生时，由于没有钳位器件来接收存储在电感中的能量，这种巨大能量不得不由功率MOSFET器件消耗或失效。也就是说，当晶体管用作开关时，该感应电势的全部累积可能远远超过晶体管的额定击穿电压，或导致瞬时芯片温度达到临界值。在任一情况下，在不受控的UIS事件中的功率MOSFET将经历灾难性失效。因此，功率MOSFET器件必须在UIS事件结束后再次幸存(survive)并像往常一样工作。对于更快的功率开关，例如在RF应用中，UIS抗扰性变得更具挑战性和重要性。
技术实现思路
在本专利技术的实施例中，描述了半导体晶体管结构。该结构包括衬底和与衬底相邻的外延层。衬底和外延层都具有第一导电类型。栅极结构位于外延层上方。两者都具有第二导电类型的漏区和源区位于外延层内，使得在外延层中的源区和漏区之间形成沟道。沟道至少部分地布置在栅极结构下方。第一导电类型的体结构位于外延层内，其中体结构至少部分地形成于栅极结构下方并且在源区下方横向延伸。外延层的掺杂少于体结构。导电沟槽状馈通元件穿过所述外延层并接触所述第一导电类型衬底，穿过并接触所述第二导电类型源区。第一导电类型的槽区形成于源区下方，并且横向靠近并接触体结构，还接触沟槽状馈通元件。在本专利技术的其他实施例中，描述了一种半导体晶体管结构。该结构包括衬底和与衬底相邻的外延层。衬底和外延层都具有第一导电类型。栅极结构位于外延层上方。两者都具有第二导电类型的漏区和源区位于外延层内，使得在外延层中的源区和漏区之间形成沟道。沟道至少部分地布置在栅极结构下方。漏区包括可接近漏极接触并且与栅极结构分隔开的第一区域。漏区还包括第二区域，其至少部分地位于外延层内的第一区域下方。第二区域的掺杂少于第一区域。此外，第二区域至少部分地延伸到栅极结构下方。第二区域与栅极结构的边缘内粗略对准。第一导电类型的钳位区位于第一区域下方，使得第二区域夹在第一区域和钳位区之间。在其他实施例中，描述了用于制造半导体结构的方法。该方法包括提供衬底，以及形成与衬底相邻的外延层。衬底和外延层都具有第一导电类型。该方法包括形成位于外延层上方的栅极结构。该方法包括在外延层内形成漏区和源区，使得沟道被布置在漏区和源区之间并且至少部分地在栅极结构下方。漏区和源区具有第二导电类型。该方法包括在外延层内形成具有第一导电类型的体结构，其中该体结构至少部分地形成于栅极结构下方并且在源区下方横向延伸。该方法包括在源区下方并且横向靠近并接触体结构形成槽区，其中槽区包括第一导电类型。在阅读了在各个附图中示出的实施例的以下详细描述之后，本领域普通技术人员将认识到本公开的各个实施例的这些和其他目的和优点。附图说明并入本说明书中并且形成本说明书的一部分的附图示出了本公开的实施例，其中相同的附图标记描述相同的元件，并且与描述一起用于解释本公开的原理。图1A是根据本公开的一个实施例的功率MOSFET的截面图，该功率MOSFET包括位于源区下方的、被配置为减小跨MOSFET的p型区的横向电阻的p型槽区。图1B是根据本公开的一个实施例的功率MOSFET的截面图，该功率MOSFET包括位于源区下方的、被配置为减小跨MOSFET的p型区的横向电阻的p型第一和第二槽区。图1C和1D是根据本公开的实施例的功率MOSFET的截面图，每个功率MOSFET包括位于漏区和LDD(轻掺杂漏极)区下方的、被配置为钳位漏源极结两端电压的p型钳位区。图2是根据本公开的一个实施例的、示出图1A-D所描述的功率MOSFET的器件UIS抗扰性结果的图表。图3是根据本公开的一个实施例的、示出用于制造功率MOSFET的方法的流程图，该功率MOSFET包括位于源区下方的p型槽区，该p型槽区被配置为减小跨MOSFET的p型区的横向电阻。图4A-I是根据本公开的实施例的、示出功率MOSFET器件的元件的截面图，该元件被配置用于各个制造阶段的改进的UIS抗扰性。具体实施方式现在将详细参考本公开的多个实施例，其示例在附图中示出。虽然结合这些实施例进行描述，但是应当理解的是，它们并不意图将本公开限制为这些实施例。相反，本公开意图覆盖可以包括在由所附权利要求所限定的本公开的精神和范围内的替代、修改和等同物。此外，在本公开的以下详细描述中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，应当理解的是，本公开可以在没有这些具体细节的情况下被实践。在其他情况下，没有详细描述公知的方法、过程、组件和电路，以免不必要地模糊本公开的方面。在本专利技术的以下详细描述中，阐述了许多具体细节以便提供对本专利技术的透彻理解。然而，本领域技术人员将认识到的是，可以在没有这些具体细节或采用其等同物的情况下实践本专利技术。在其他情况下，没有详细描述公知的方法、过程、组件和电路，以免不必要地模糊本专利技术的专利技术点。以下详细描述的一些部分按照用于制造半导体器件的操作的过程、逻辑块、工艺和其他符号表示来介绍。这些描述和表示是半导体器件制造领域的技术人员用来将其工作的实质最有效地传达给本领域其他技术人员的手段。在本申请中，过程、逻辑块、工艺等被认为是导致预期结果的步骤或指令的自相一致的序列。这些步骤是需要物理量的物理操纵的那些步骤。然而，应当记住的是，所有这些和类似的术语将与适当的物理量相关联，并且仅仅是应用于这些量的方便标记。应当理解的是，除非特别声明，否则在以下讨论中显而易见的是，贯穿本申请的讨论使用诸如“形成”、“执行”、“提供”、“延伸”、“沉积”、“蚀刻”或类似的术语，是指半导体器件制造的动作和工艺。如本专利技术所使用的，字母“n”是指n型掺杂剂，字母“p”是指p型掺杂剂。一个或多个加号“+”或一个或多个减号“-”分别用于表示相对高或相对低的掺杂剂浓度。术语“沟道”在本专利技术中以可接受的方式使用。也就是说，电流在源极连接到漏极连接之间的沟道中的场效应晶体管(FET)内移动。沟道可以由n型或p型半导体材料制成；因此，FET被指定为n沟道或p沟道器件。尽管整个申请中在n沟道器本文档来自技高网...

【技术保护点】
一种半导体晶体管结构，包括：具有第一导电类型的衬底；与所述衬底相邻的外延层，所述外延层具有所述第一导电类型；位于所述外延层之上的栅极结构，在所述外延层内的具有第二导电类型的漏区；在所述外延层内的具有所述第二导电类型的源区；在所述外延层中的所述源区和漏区之间形成的沟道，其中所述沟道至少部分地布置在所述栅极结构下方；在所述外延层内的具有所述第一导电类型的体结构，所述体结构至少部分地形成于所述栅极结构下方并在所述源区下方横向延伸，其中所述外延层的掺杂少于所述体结构；导电沟槽状馈通元件，穿过所述外延层并接触所述第一导电类型衬底，并且穿过并接触所述第二导电类型源区；和具有所述第一导电类型的槽区，形成于所述源区下方且横向靠近并接触所述体结构，其中所述槽区与所述沟槽状馈通元件接触。

【技术特征摘要】
【国外来华专利技术】2014.08.21 US 14/465,6971.一种半导体晶体管结构，包括：具有第一导电类型的衬底；与所述衬底相邻的外延层，所述外延层具有所述第一导电类型；位于所述外延层之上的栅极结构，在所述外延层内的具有第二导电类型的漏区；在所述外延层内的具有所述第二导电类型的源区；在所述外延层中的所述源区和漏区之间形成的沟道，其中所述沟道至少部分地布置在所述栅极结构下方；在所述外延层内的具有所述第一导电类型的体结构，所述体结构至少部分地形成于所述栅极结构下方并在所述源区下方横向延伸，其中所述外延层的掺杂少于所述体结构；导电沟槽状馈通元件，穿过所述外延层并接触所述第一导电类型衬底，并且穿过并接触所述第二导电类型源区；和具有所述第一导电类型的槽区，形成于所述源区下方且横向靠近并接触所述体结构，其中所述槽区与所述沟槽状馈通元件接触。2.根据权利要求1所述的半导体晶体管结构，其中所述槽区包括：第一槽区，至少部分地形成于所述源区下方且横向靠近并接触所述体结构，其中所述体结构的掺杂少于所述第一槽区。3.根据权利要求2所述的半导体晶体管结构，其中所述槽区包括：第二槽区，至少部分地形成于所述第一槽区下方，其中所述第二槽区的掺杂少于所述第一槽区。4.根据权利要求1所述的半导体晶体管结构，其中所述漏区包括：第一区域，与漏极接触可接近并与所述栅极结构分隔开；和第二区域，被轻掺杂并且至少部分地位于所述外延层内的所述第一区域下方，其中所述第二区域至少部分地延伸到所述栅极结构下方，其中所述第二区域的掺杂少于所述第一区域，其中所述第二区域与所述栅极结构的边缘粗略对准。5.根据权利要求1所述的半导体晶体管结构，其中所述源区与所述栅极结构的边缘粗略对准。6.根据权利要求1所述的半导体晶体管结构，其中所述栅极结构包括：栅极氧化物层；硅化钨层；和夹在所述栅极氧化物层和所述硅化钨层之间的栅极多晶硅。7.根据权利要求1所述的半导体晶体管结构，其中所述第一导电类型包括p型，并且其中所述第二导电类型包括n型。8.一种半导体晶体管结构，包括：具有第一导电类型的衬底；与所述衬底相邻的外延层，所述外延层具有所述第一导电类型；靠近并位于所述外延层之上的栅极结构，在所述外延层内的具有第二导电类型的漏区；在所述外延层内的具有所述第二导电类型的源区；在所述外延层中的所述源区和漏区之间形成的沟道，其中，所述沟道至少部分地布置在所述栅极结构下方；在所述外延层内的具有所述第一导电类型的体结构，所述体结构至少部分地形成于所述栅极结构下方并在所述源区下方横向延伸，其中所述外延层的掺杂少于所述体结构；导电沟槽状馈通元件，穿过所述外延层并接触所述第一导电类型衬底，并且穿过并接触所述第二导电类型源区，并且穿过并接触形成于所述源区下方并且横向靠近并接触所述体结构的具有所述第一导电类型的槽区；其中所述漏区包括与漏极接触可接近并与所述栅极结构分隔开的第一区域，和至少部分地位于所述外延层内的所述第一区域下方的、比所述第一区域掺杂更少的第二区域，使得所述第二区域至少部分地延伸至所述栅极结构下方，其中所述第二...

【专利技术属性】
技术研发人员：文杰·张，马督儿·博德，陈去非，凯尔·特里尔，
申请(专利权)人：维西埃硅化物公司，
类型：发明
国别省市：美国,US