非易失性半导体存储装置及存储器系统制造方法及图纸

本发明专利技术的实施方式提供一种能提高处理能力的非易失性半导体存储装置及存储器系统。实施方式的存储器系统(1)包括第1非易失性半导体存储装置(10)与控制器(100)。第1非易失性半导体存储装置(10)包含：第1电路(60)，连接于接收第2信号REn的第1端子；及第2电路(52)，根据第1信号ODTEN而控制第1电路(60)。第2电路(52)在当切换第1信号ODTEN的逻辑电平时第2信号REn为第1逻辑(“H”)电平的情况下，将第1及第2开关元件(61)及(62)断开，且在第2信号REn为第2逻辑(“L”)电平的情况下，将第1及第2开关元件(61)及(62)接通。

Nonvolatile semiconductor memory device and memory system

Embodiments of the present invention provide a nonvolatile semiconductor memory device and a memory system that can improve processing power. A memory system (1) of an embodiment includes a first nonvolatile semiconductor storage device (10) and a controller (100). The first nonvolatile semiconductor memory device (10) includes a first circuit (60) connected to a first terminal to receive the second signal REn; and a 2 circuit (52) to control the first circuit (60) according to the first signal ODTEN. The second circuit (52) in first when the switch logic signal ODTEN REn signal usually second first logic (\H\) levels, the first and 2 switching elements (61) and (62) off, and in the second REn signal into second logical (\L\) under the condition of level first, and the second switching element (61) and (62) on.

【技术实现步骤摘要】
非易失性半导体存储装置及存储器系统[相关申请案]本申请案享有以日本专利申请案2015-213299号(申请日：2015年10月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种非易失性半导体存储装置及存储器系统。
技术介绍
作为非易失性半导体存储装置，已知有NAND(NotAND，与非)型闪速存储器。
技术实现思路
本专利技术的实施方式提供一种能够提高处理能力的非易失性半导体存储装置及存储器系统。实施方式的存储器系统包括第1非易失性半导体存储装置与控制器。控制器能够将第1信号及控制读出动作中读出数据的时序的第2信号发送至第1非易失性半导体存储装置。第1非易失性半导体存储装置包含：第1端子，连接于控制器，且接收第2信号；第1电路，包含连接于第1端子的第1及第2电阻元件、将第1电阻元件与电源电压线电连接的第1开关元件、及将第2电阻元件与接地电压线电连接的第2开关元件；及第2电路，使用第1信号控制第1电路。第2电路在当切换第1信号的逻辑电平时第2信号处于第1逻辑电平的情况下，将第1及第2开关元件断开，且在第2信号处于第2逻辑电平的情况下，将第1及第2开关元件接通。附图说明图1是第1实施方式的存储器系统的框图。图2是第1实施方式的非易失性半导体存储装置的剖视图。图3是第1实施方式的非易失性半导体存储装置的框图。图4是示意性地表示第1实施方式的非易失性半导体存储装置中的输入输出端子与输入输出控制电路的连接的电路图。图5是示意性地表示第1实施方式的非易失性半导体存储装置中的输入输出端子与逻辑电路的连接的电路图。图6是表示第1实施方式的存储器系统中的ODT电路的控制的流程图。图7是表示第1实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。图8是第1实施方式的存储器系统中的SetFeature时的各种信号的时序图。图9是第1实施方式的存储器系统中的写入动作时的各种信号的时序图。图10是第1实施方式的存储器系统中的读出动作时的各种信号的时序图。图11是表示第1实施方式的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。图12是第2实施方式的非易失性半导体存储装置的剖视图。图13是第2实施方式的非易失性半导体存储装置中的存储器芯片的框图。图14是表示第3实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。图15是第3实施方式的存储器系统中的写入动作时的各种信号的时序图。图16是第3实施方式的存储器系统中的读出动作时的各种信号的时序图。图17是表示第3实施方式的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。图18是表示第4实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。图19是表示第4实施方式的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。图20是表示第5实施方式的第1例的非易失性半导体存储装置的动作状态与写入保护信号的关系的表格。图21是表示第5实施方式的第2例的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。图22是第5实施方式的第2例的存储器系统中的写入动作时的各种信号的时序图。图23是第5实施方式的第2例的存储器系统中的读出动作时的各种信号的时序图。图24是表示第5实施方式的第2例的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。图25是表示第6实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。图26是第6实施方式的自存储器系统中的ODT电路断开后至转变为写入保护状态为止的时序图。图27是表示第7实施方式的存储器系统中的第1动作与第2动作的关系的图。图28是表示第8实施方式的存储器系统中的ODT的动作对象的说明图。具体实施方式以下，参照附图对实施方式进行说明。在该说明时，在所有图中对共通的部分标注共通的参照符号。1.第1实施方式对第1实施方式的非易失性半导体存储装置及存储器系统进行说明。以下，作为非易失性半导体存储装置，列举NAND型闪速存储器为例进行说明。1.1关于构成1.1.1关于存储器系统的整体构成首先，利用图1对本实施方式的存储器系统的整体构成进行说明。如图1所示，存储器系统1包括例如多个存储器10(10_0、10_1、10_2、…)、及1个控制器100。多个存储器10经由NAND总线而连接于控制器100。存储器10为非易失性半导体存储装置，例如为NAND型闪速存储器。存储器10分别能够包括多个存储器芯片。此处，存储器10能够使用任意的存储器芯片，更具体而言，例如，能够使用所有类型的NAND型闪速存储器芯片。另外，在图1中，存储器10配置有3个，但并不限定于3个，能够适当进行变更。另外，在本实施方式中，使用NAND型闪速存储器作为非易失性半导体存储装置，但并不限定于此。控制器100连接于主机设备200。控制器100是根据例如来自主机设备200的指令而进行各存储器10的控制或数据的接收发送等。1.1.2关于存储器的构成其次，利用图2及图3对存储器10的构成进行说明。以下，对存储器10_0进行说明，但其他存储器10(10_1、10_2、…)也为相同的构成。首先，对存储器10_0的剖面构成进行说明。如图2所示，存储器10_0包括封装衬底40、接口芯片20、及多个(例如8个)存储器芯片30(30a～30f)。例如接口芯片20及多个存储器芯片30利用模具树脂(未图示)而密封在封装衬底40上。封装衬底40安装接口芯片20及存储器芯片30。封装衬底40对存储器芯片30及接口芯片20供给例如电源电压VCC及接地电压VSS。另外，封装衬底40在控制器100与接口芯片20之间传输数据等。接口芯片20在封装衬底40与各存储器芯片30之间传输数据等。存储器芯片30存储来自控制器100的数据等。另外，在图2中，存储器芯片30(30a～30f)积层有8个，但并不限定于8个，能够适当进行变更。其次，对存储器10_0的剖面构成更具体地进行说明。在封装衬底(半导体衬底)40的下表面设置有凸块41。在非易失性半导体存储装置为BGA(BallGridArray，球栅阵列)封装的情况下，凸块41为焊球。封装衬底40经由凸块41而与控制器100电连接。在封装衬底40的上表面设置有接口芯片(半导体芯片)20。在接口芯片20及封装衬底40的上表面的上方设置有8个存储器芯片30(30a～30f)。8个存储器芯片30a～30h从下方侧依次积层。在除最上层的存储器芯片30h以外的各存储器芯片30a～30g的各者设置有从其上表面到达至下表面的贯通电极(TSV：throughsiliconvia，硅穿孔)31。而且，在邻接的2个存储器芯片30之间，用以将各存储器芯片30的TSV31电连接而设置有凸块32。此外，最上层的存储器芯片30h也可包含TSV31。在最下层的存储器芯片30a的下表面上设置有配线33。在该配线33与接口芯片20之间设置有凸块21。在配线33与封装衬底40之间设置有凸块42。其次，对接口芯片20及存储器芯片30的构成进行说明。如图3所示，接口芯片20及各存储器芯片30经由T本文档来自技高网...

【技术保护点】
一种存储器系统，其特征在于包括：第1非易失性半导体存储装置；及控制器；且所述控制器能够将第1信号、及控制于读出动作中读出数据的时序的第2信号发送至所述第1非易失性半导体存储装置，所述第1非易失性半导体存储装置包含：第1端子，连接于所述控制器，并接收所述第2信号；第1电路，包含连接于所述第1端子的第1及第2电阻元件、将该第1电阻元件与电源电压线电连接的第1开关元件、及将该第2电阻元件与接地电压线电连接的第2开关元件；及第2电路，使用所述第1信号控制所述第1电路；所述第2电路在当切换所述第1信号的逻辑电平时所述第2信号处于第1逻辑电平的情况下，将所述第1及第2开关元件断开，且在所述第2信号处于第2逻辑电平的情况下，将所述第1及第2开关元件接通。

【技术特征摘要】
2015.10.29 JP 2015-2132991.一种存储器系统，其特征在于包括：第1非易失性半导体存储装置；及控制器；且所述控制器能够将第1信号、及控制于读出动作中读出数据的时序的第2信号发送至所述第1非易失性半导体存储装置，所述第1非易失性半导体存储装置包含：第1端子，连接于所述控制器，并接收所述第2信号；第1电路，包含连接于所述第1端子的第1及第2电阻元件、将该第1电阻元件与电源电压线电连接的第1开关元件、及将该第2电阻元件与接地电压线电连接的第2开关元件；及第2电路，使用所述第1信号控制所述第1电路；所述第2电路在当切换所述第1信号的逻辑电平时所述第2信号处于第1逻辑电平的情况下，将所述第1及第2开关元件断开，且在所述第2信号处于第2逻辑电平的情况下，将所述第1及第2开关元件接通。2.根据权利要求1所述的存储器系统，其特征在于还包含第2非易失性半导体存储装置，且所述第2非易失性半导体存储装置包含第2端子，该第2端子共通地连接于所述控制器及所述第1非易失性半导体存储装置，且接收所述第2信号，所述控制器在选择所述第2非易失性半导体存储装置作为写入或读出动作的对象的情况下，对所述第1非易失性半导体存储装置中的所述第1及第2开关元件进行控制。3.根据权利要求1所述的存储器系统，其特征在于：所述第1信号为非同步信号。4.根据权利要求1所述的存储器系统...

【专利技术属性】
技术研发人员：平嶋康伯，小柳胜，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本,JP