移位寄存器单元及其驱动方法、栅极驱动电路、显示装置制造方法及图纸

本发明专利技术的实施例提供移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。移位寄存器单元包括输入模块、以及与输入模块耦接的多个输出模块。输入模块与输入信号端耦接，并且被配置为在输入信号端处的电压的控制下，使得多个输出模块工作。每个输出模块与相应的时钟信号端、输出信号端耦接，并且被配置为工作以将时钟信号端耦接到输出信号端，以在输出信号端输出驱动信号。移位寄存器单元能够输出多路驱动信号，增加了驱动电路的驱动能力。

Shift register unit and driving method thereof, grid drive circuit and display device

Embodiments of the present invention provide a shift register unit, a drive method thereof, a gate drive circuit, and a display device. The shift register unit includes an input module and a plurality of output modules coupled to the input module. The input module is coupled to the input signal terminal and configured to operate a plurality of output modules under the control of the voltage at the input signal. Each output module is coupled with the corresponding clock signal end and the output signal terminal, and is configured to work to couple the clock signal end to the output signal terminal to output the drive signal at the output signal terminal. The shift register unit can output a plurality of driving signals, and the driving capability of the driving circuit is increased.

【技术实现步骤摘要】

本专利技术涉及显示技术，尤其涉及移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
技术介绍
显示器中的显示面板，例如液晶显示面板通常包括像素矩阵，以逐行扫描的方式驱动像素矩阵来进行显示。常见的薄膜晶体管液晶显示面板(TFT-LCD)的驱动电路包括栅极驱动器和数据驱动器。栅极驱动器包括移位寄存器，移位寄存器包括多个级联的移位寄存器单元。移位寄存器单元的输出信号端与像素矩阵的栅线对应连接，每条栅线与像素矩阵的一行像素连接。移位寄存器在时钟信号的驱动下，依次对于每条栅线输出脉冲形式的栅扫描信号，实现像素矩阵的逐行扫描。随着显示技术的发展，显示器变得更大并且更薄。显示器中的移位寄存器单元集成化程度变高，结构也更复杂，降低功耗、增加系统稳定性方面的需求也随之增加。如何降低移位寄存器单元的功耗，提高移位寄存器单元的稳定性是研究中的重点。现有的移位寄存器单元存在改进空间。
技术实现思路
本专利技术的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。根据第一个方面，本专利技术的实施例提供一种移位寄存器单元，包括输入模块、以及与输入模块耦接的多个输出模块。输入模块与输入信号端耦接，并且被配置为在输入信号端处的电压的控制下，使得多个输出模块工作。每个输出模块与相应的时钟信号端、输出信号端耦接，并且被配置为工作以将时钟信号端耦接到输出信号端，以在输出信号端输出驱动信号。在本专利技术的实施例中，所述多个输出模块至少包括：第一输出模块、第二输出模块；所述移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块；输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接，并且被配置为在输入信号端处的电压的控制下，将第一电压端耦接到第一上拉点、第二上拉点。第一输出模块与第一时钟信号端、第一输出信号端耦接，并且被配置为在第一上拉点处的电压的控制下，将第一时钟信号端耦接到第一输出信号端。第二输出模块与第二时钟信号端、第二输出信号端耦接，并且被配置为在第二上拉点处的电压的控制下，将第二时钟信号端耦接到第二输出信号端。复位模块与复位信号端、第二电压端、以及输入模块耦接，并且被配置为在复位信号端处的电压的控制下，将输入模块耦接到第二电压端。下拉控制模块与第三电压端、第三时钟信号端、第一上拉点、第二上拉点、以及下拉点耦接，并且被配置为在第三时钟信号端、第一上拉点、以及第二上拉点处的电压的控制下，选择性地将下拉点耦接到第三电压端和第三时钟信号端中的一个。第一下拉模块与下拉点、第三电压端、第一上拉点、以及第一输出信号端耦接，并且被配置为在下拉点处的电压的控制下，将第一上拉点、第一输出信号端耦接到第三电压端。第二下拉模块与下拉点、第三电压端、第二上拉点、以及第二输出信号耦接，并且被配置为在下拉点处的电压的控制下，将第二上拉点、第二输出信号端耦接到第三电压端。在本专利技术的实施例中，移位寄存器单元还包括：上拉点隔离模块。上拉点隔离模块与输入模块、第一上拉点、以及第二上拉点耦接，并且被配置为使得输入模块至第一上拉点、以及输入模块至第二上拉点为单向导通。在本专利技术的实施例中，上拉点隔离模块包括：第一晶体管、以及第二晶体管。第一晶体管的控制极以及第一极与输入模块耦接，第二极与第一上拉点耦接。第二晶体管的控制极以及第一极与输入模块耦接，第二极与第二上拉点耦接。在本专利技术的实施例中，下拉控制模块还与第一输出信号端、以及第二输出信号端耦接，并且被配置为在第三时钟信号端、第一上拉点、第二上拉点、第一输出信号端、以及第二输出信号端处的电压的控制下，选择性地将下拉点耦接到第三电压端和第三时钟信号端中的一个。在本专利技术的实施例中，下拉控制模块包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管。第三晶体管的控制极以及第一极与第三时钟信号端耦接，第二极与下拉点耦接。第四晶体管的控制极与第一上拉点耦接，第一极与下拉点耦接，第二极与第三电压端耦接。第五晶体管的控制极与第一输出信号端耦接，第一极与下拉点耦接，第二极与第三电压端耦接。第六晶体管的控制极与第二上拉点耦接，第一极与下拉点耦接，第二极与第三电压端耦接。第七晶体管的控制极与第二输出信号端耦接，第一极与下拉点耦接，第二极与第三电压端耦接。在本专利技术的实施例中，输入模块包括第八晶体管。第八晶体管的控制极与输入信号端耦接，第一极与第一电压端耦接，第二极与第一上拉点以及第二上拉点耦接。在本专利技术的实施例中，复位模块包括第九晶体管。第九晶体管的控制极与复位信号端耦接，第一极与输入模块耦接，第二极与第二电压端耦接。在本专利技术的实施例中，第一输出模块包括：第十晶体管、以及第一电容。第十晶体管的控制极与第一上拉点耦接，第一极与第一时钟信号端耦接，第二极与第一输出信号端耦接。第一电容耦接在第十晶体管的控制极以及第二极之间。在本专利技术的实施例中，第二输出模块包括：第十一晶体管、以及第二电容。第十一晶体管的控制极与第二上拉点耦接，第一极与第二时钟信号端耦接，第二极与第二输出信号端耦接。第二电容耦接在第十一晶体管的控制极以及第二极之间。在本专利技术的实施例中，第一下拉模块包括：第十二晶体管、第十三晶体管、以及第三电容。第十二晶体管的控制极与下拉点连接，第一极与第一上拉点连接，第二极与第三电压端连接。第十三晶体管的控制极与下拉点连接，第一极与第一输出信号端连接，第二极与第三电压端连接。第三电容耦接在下拉点与第三电压端之间。在本专利技术的实施例中，第二下拉模块包括：第十四晶体管、以及第十五晶体管。第十四晶体管的控制极与下拉点连接，第一极与第二上拉点连接，第二极与第三电压端连接。第十五晶体管的控制极与下拉点连接，第一极与第二输出信号端连接，第二极与第三电压端连接。根据第二个方面，本专利技术的实施例提供一种移位寄存器单元的驱动方法，包括：向输入信号端施加有效电压，使得多个输出模块处于工作的状态；向时钟信号端施加有效电压，使得输出模块输出驱动信号。在本专利技术的实施例中，该驱动方法所驱动的移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块。多个输出模块至少包括：第一输出模块、第二输出模块。输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接。第一输出模块与第一时钟信号端、第一输出信号端耦接。第二输出模块与第二时钟信号端、第二输出信号端耦接。复位模块与复位信号端、第二电压端、以及输入模块耦接。下拉控制模块与第三电压端、第三时钟信号端、第一上拉点、第二上拉点、以及下拉点耦接。第一下拉模块与下拉点、第三电压端、第一上拉点、以及第一输出信号端耦接。第二下拉模块与下拉点、第三电压端、第二上拉点、以及第二输出信号耦接。移位寄存器单元的驱动方法包括：向输入信号端施加有效电压，向第一时钟信号端、第二时钟信号端、第三时钟信号端、复位信号端施加无效电压；输入模块将第一电压端耦接至第一上拉点、以及第二上拉点，使得第一上拉点、第二上拉点处的电压有效；第一输出模块将第一时钟信号端耦接到第一输出信号端，第一输出信号端输出无效电压；第二输出模块将第二时钟信号端耦接到第二输出信号端，第二输出信号端输出无效电压。向第一时钟信号端施加有效电压，向输入信号端、第二时钟信号端、第三时钟信号端、复位信号端施加无效电压；第一上拉点处、第二上拉本文档来自技高网...

【技术保护点】
一种移位寄存器单元，包括输入模块、以及与所述输入模块耦接的多个输出模块；其中，所述输入模块与输入信号端耦接，并且被配置为在所述输入信号端处的电压的控制下，使得所述多个输出模块工作；每个输出模块与相应的时钟信号端、输出信号端耦接，并且被配置为工作以将所述时钟信号端耦接到输出信号端，以在输出信号端输出驱动信号。

【技术特征摘要】
1.一种移位寄存器单元，包括输入模块、以及与所述输入模块耦接的多个输出模块；其中，所述输入模块与输入信号端耦接，并且被配置为在所述输入信号端处的电压的控制下，使得所述多个输出模块工作；每个输出模块与相应的时钟信号端、输出信号端耦接，并且被配置为工作以将所述时钟信号端耦接到输出信号端，以在输出信号端输出驱动信号。2.根据权利要求1所述的移位寄存器单元，其中，所述多个输出模块至少包括：第一输出模块、第二输出模块；并且所述移位寄存器单元至少还包括：复位模块、下拉控制模块、第一下拉模块、第二下拉模块；其中，所述输入模块与输入信号端、第一电压端、第一上拉点以及第二上拉点耦接，并且被配置为在输入信号端处的电压的控制下，将所述第一电压端耦接到所述第一上拉点、所述第二上拉点；所述第一输出模块与第一时钟信号端、第一输出信号端耦接，并且被配置为在所述第一上拉点处的电压的控制下，将所述第一时钟信号端耦接到所述第一输出信号端；所述第二输出模块与第二时钟信号端、第二输出信号端耦接，并且被配置为在所述第二上拉点处的电压的控制下，将所述第二时钟信号端耦接到所述第二输出信号端；所述复位模块与复位信号端、第二电压端、以及所述输入模块耦接，并且被配置为在复位信号端处的电压的控制下，将所述输入模块耦接到第二电压端；所述下拉控制模块与第三电压端、第三时钟信号端、所述第一上拉点、所述第二上拉点、以及下拉点耦接，并且被配置为在所述第三时钟信号端、所述第一上拉点、以及所述第二上拉点处的电压的控制下，选择性地将所述下拉点耦接到所述第三电压端和所述第三时钟信号端中的一个；所述第一下拉模块与所述下拉点、所述第三电压端、所述第一上拉点、以及所述第一输出信号端耦接，并且被配置为在所述下拉点处的电压的控制下，将所述第一上拉点、所述第一输出信号端耦接到所述第三电压端；所述第二下拉模块与所述下拉点、所述第三电压端、所述第二上拉点、以及所述第二输出信号耦接，并且被配置为在所述下拉点处的电压的控制下，将所述第二上拉点、所述第二输出信号端耦接到所述第三电压端。3.根据权利要求2所述的移位寄存器单元，其中，所述移位寄存器单元还包括：上拉点隔离模块；所述上拉点隔离模块与所述输入模块、所述第一上拉点、以及所述第二上拉点耦接，并且被配置为使得所述输入模块至所述第一上拉点、以及所述输入模块至所述第二上拉点为单向导通。4.根据权利要求3所述的移位寄存器单元，其中，所述上拉点隔离模块包括：第一晶体管、以及第二晶体管；所述第一晶体管的控制极以及第一极与所述输入模块耦接，第二极与所述第一上拉点耦接；所述第二晶体管的控制极以及第一极与所述输入模块耦接，第二极与所述第二上拉点耦接。5.根据权利要求2所述的移位寄存器单元，其中，所述下拉控制模块还与所述第一输出信号端、以及所述第二输出信号端耦接，并且被配置为在所述第三时钟信号端、所述第一上拉点、所述第二上拉点、所述第一输出信号端、以及所述第二输出信号端处的电压的控制下，选择性地将所述下拉点耦接到所述第三电压端和所述第三时钟信号端中的一个。6.根据权利要求5所述的移位寄存器单元，其中，所述下拉控制模块包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管以及第七晶体管；所述第三晶体管的控制极以及第一极与所述第三时钟信号端耦接，第二极与所述下拉点耦接；所述第四晶体管的控制极与所述第一上拉点耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接；所述第五晶体管的控制极与所述第一输出信号端耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接；所述第六晶体管的控制极与所述第二上拉点耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接；所述第七晶体管的控制极与所述第二输出信号端耦接，第一极与所述下拉点耦接，第二极与所述第三电压端耦接。7.根据权利要求2所述的移位寄存器单元，其中，所述输入模块包括第八晶体管；所述第八晶体管的控制极与所述输入信号端耦接，第一极与所述第一电压端耦接，第二极与所述第一上拉点以及第二上拉点耦接。8.根据权利要求2所述的移位寄存器单元，其中，所述复位模块包括第九晶体管；所述第九晶体管的控制极与所述复位信号端耦接，第一极与所述输入模块耦接，第二极与所述第二电压端耦接。9.根据权利要求2所述的移位寄存器单元，其中，所述第一输出模块包括：第十晶体管、以及第一电容；所述第十晶体管的控制极与所述第一上拉点耦接，第一极与所述第一时钟信号端耦接，第二极与所述第一输出信号端耦接；所述第一电容耦接在所述第十晶体管的控制极以及第二极之间。所述第二输出模块包括：第十一晶体管、以及第二电容；所述第十一晶体管的控制极与所述第二上拉点耦接，第一极与所述第二时钟信号端耦接，第二极与所述第...

【专利技术属性】
技术研发人员：王继国，樊君，李付强，
申请(专利权)人：京东方科技集团股份有限公司，鄂尔多斯市源盛光电有限责任公司，
类型：发明
国别省市：北京;11