一种全数字锁相环及其锁相方法技术

本发明专利技术公开了一种全数字锁相环及其锁相方法。该方法包括：根据输入的频率控制字以及参考时钟计算第一频率差；根据滤波系数对第一频率差进行滤波得到第二频率差；根据第一频率差、第二频率差计算频率基准值；以及确定比例积分器的使能控制信号；根据使能控制信号对第二频率差进行比例积分运算，并根据运算结果以及频率基准值进行加法运算得到数控振荡器控制字；根据数控振荡器控制字输出数控振荡器控制字对应的第一时钟；第一时钟用于全数字锁相环根据第一时钟以及频率控制字重新计算第一频率差；当重新计算的第一频率差小于或等于预设阈值时，锁定第一时钟。通过上述方式，能够有效加快锁相速度以及简化锁相计算过程。

All digital phase locked loop and phase locking method thereof

The invention discloses an all digital phase locked loop and a phase locking method thereof. The method includes: according to the input frequency control word and the first reference clock frequency difference calculation; according to the filtering coefficient on the first frequency differential filter second frequency difference; according to the first second frequency difference, frequency difference calculation of frequency reference value; and determining the proportional integrator enable control signal; according to the control signal of the second frequency difference proportional integral operation, and according to the calculation result and the frequency of the reference value adder get NCO control word; according to the clock oscillator control word output oscillator control word corresponding to the first clock; for all digital phase locked loop based on the first clock frequency control word and recalculate the first frequency difference; when the first frequency re calculated is less than or equal to a preset threshold, lock the first clock. In this way, it can effectively speed up the phase locking and simplify the calculation process.

【技术实现步骤摘要】

本专利技术属于电子
，尤其涉及一种全数字锁相环及其锁相方法。
技术介绍
锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态后，输出信号与输入信号之间相差为零，或者保持为常数。全数字锁相环ADPLL(AllDigitalPhase-LockedLoop)，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。由于某些应用要求全数字锁相环有一个非常短的锁定时间，因此需要有效加速全数字锁相环的锁定速度。现有技术中，一种加速全数字锁相环的锁定速度的方法是使用大的环路带宽来加速锁定，但是这种方法减少的锁定时间有限；另一种加速全数字锁相环的锁定速度的方法是通过公式拟合的方法来直接计算目标频率所需要的数控振荡器的控制字，但是计算方法复杂，不合适用在成本和功耗敏感的领域。综上所述，现有技术中的加速全数字锁相环的锁定速度的方法存在以下缺点：能够减少的锁定时间有限，无法适用于对锁相时间的要求高的场景；目标频率所需要的数控振荡器的控制字的计算太复杂。
技术实现思路
本专利技术提供一种全数字锁相环及其锁相方法，能够有效加快锁相速度以及简化锁相计算过程。为解决上述问题，本专利技术第一方面提供一种全数字锁相环，所述全数字锁相环包括：依次串联的鉴频器、数字滤波器、比例积分器、加法器和数控振荡器，以及分别与所述鉴频器、所述数字滤波器、所述比例积分器、所述加法器连接的快速锁定电路，所述数控振荡器的输出端还反馈连接所述鉴频器；所述鉴频器用于根据输入的频率控制字以及参考时钟计算第一频率差，并将所述第一频率差输出至所述数字滤波器以及所述快速锁定电路；所述数字滤波器用于当接收到所述第一频率差以及所述快速锁定电路输入的滤波系数时，根据所述滤波系数对所述第一频率差进行滤波，并将滤波后的第二频率差输出至所述比例积分器以及所述快速锁定电路；所述快速锁定电路用于当接收到所述第一频率差以及所述第二频率差时，根据所述第一频率差、所述第二频率差计算频率基准值，并将所述频率基准值输出至所述加法器；以及用于确定所述比例积分器的使能控制信号，将所述使能控制信号输出至所述比例积分器；其中，当计算得到所述频率基准值时，所述使能信号标识使能状态；所述比例积分器用于当接收到所述使能控制信号时，对所述第二频率差进行比例积分运算，并将运算结果输出至所述加法器；所述加法器用于当接收到所述运算结果以及所述频率基准值时，根据所述运算结果以及所述频率基准值进行加法运算得到数控振荡器控制字，并将所述数控振荡器控制字输出至所述数控振荡器；所述数控振荡器用于当接收到所述数控振荡器控制字时，将所述数控振荡器控制字对应的第一时钟反馈输出至所述鉴频器；其中，所述第一时钟用于所述鉴频器根据所述第一时钟以及所述频率控制字重新计算所述第一频率差；当重新计算的所述第一频率差小于或等于预设阈值时，所述全数字锁相环完成锁定。为解决上述问题，本专利技术第二方面提供一种全数字锁相环的锁相方法，所述全数字锁相环的锁相方法包括：根据输入的频率控制字以及参考时钟计算第一频率差；根据滤波系数对所述第一频率差进行滤波得到第二频率差；根据所述第一频率差、所述第二频率差计算频率基准值；以及确定比例积分器的使能控制信号；其中，当计算得到所述频率基准值时，所述使能信号标识使能状态；根据所述使能控制信号对所述第二频率差进行比例积分运算，并根据运算结果以及所述频率基准值进行加法运算得到数控振荡器控制字；根据所述数控振荡器控制字输出所述数控振荡器控制字对应的第一时钟；其中，所述第一时钟用于所述全数字锁相环根据所述第一时钟以及所述频率控制字重新计算所述第一频率差；当重新计算的所述第一频率差小于或等于预设阈值时，所述全数字锁相环完成锁定。为解决上述问题，本专利技术第三方面提供一种调频接收装置，所述一种调频接收装置包括上述全数字锁相环。相对于现有技术，本实施例中的全数字锁相环通过增加加法器、快速锁定电路，通过快速锁定电路快速计算误差较小的频率基准值，加法器在对该频率基准值进行微调后将其输出至数控振荡器，使得数控振荡器能够根据该误差较小的频率基准值得到的第一时钟与输入鉴频器的频率控制字之差小于或等于预设阈值，该预设阈值能够使得第一时钟与输入鉴频器的频率控制字之差等于零或无限趋近零，能够有效加快锁相速度以及简化锁相计算过程。附图说明图1是本专利技术全数字锁相环一实施例的结构示意图；图2是图1中快速锁定电路一实施的结构示意图；图3是本专利技术全数字锁相环的锁相方法一实施例的流程图；图4是本专利技术全数字锁相环的锁相方法另一实施例的流程图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。请参阅图1，图1是本专利技术全数字锁相环一实施例的结构示意图。如图1所示的全数字锁相环100包括依次串联的鉴频器110、数字滤波器120、比例积分器130、加法器140和数控振荡器150，以及分别与鉴频器110、数字滤波器120、比例积分器130、加法器140连接的快速锁定电路160，数控振荡器150的输出端还反馈连接鉴频器110。鉴频器110用于根据输入的频率控制字FCW以及参考时钟Clock计算第一频率差FDOUT，并将第一频率差FDOUT输出至数字滤波器120以及快速锁定电路160；数字滤波器120用于当接收到鉴频器110输入的第一频率差FDOUT以及快速锁定电路160输入的滤波系数COEF时，根据滤波系数COEF对第一频率差FDOUT进行滤波，并将滤波后的第二频率差LPFOUT输出至比例积分器130以及快速锁定电路160；快速锁定电路160用于当接收到鉴频器110输入的第一频率差FDOUT以及数字滤波器120输入的第二频率差LPFOUT时，根据第一频率差FDOUT、第二频率差LPFOUT计算频率基准值XQ，并将频率基准值XQ输出至加法器140；以及用于确定比例积分器130的使能控制信号ENABLE，将使能控制信号ENABLE输出至比例积分器130；其中，快速锁定电路160当计算得到频率基准值XQ时，使能信号ENABLE标识使能状态；比例积分器130用于当接收到快速锁定电路160输入的使能控制信号ENABLE时，对数字滤波器120输入的第二频率差LPFOUT进行比例积分运算，并将运算结果PIOUT输出至加法器140；加法器140用于当接收到比例积分器130输入的运算结果PIOUT以及快速锁定电路160输入的频率基准值XQ时，根据运算结果PIOUT以及频率基准值XQ进行加法运算得到数控振荡器控制字DCW，并将数控振荡器控制字DCW输出至数控振荡器150；数控振荡器150用于当接收到加法器140输入的数控振荡器控制字DCW时，将数控振荡器控制字DCW对应的第一时钟Fdco_out反馈至鉴频器110。其中，第一时钟Fdco_out用于鉴频器110根据第一时钟Fdco_out以及频率控制字FCW重新计算第一频率差FDOUT；当重新计算的第一频率差FDOUT小于或等于预设阈值时，第一时钟Fdco_out对应的数控振荡器控制字为目标数控振荡器控制字，快速锁定电路160锁定目标本文档来自技高网...

【技术保护点】
一种全数字锁相环，其特征在于，所述全数字锁相环包括：依次串联的鉴频器、数字滤波器、比例积分器、加法器和数控振荡器，以及分别与所述鉴频器、所述数字滤波器、所述比例积分器、所述加法器连接的快速锁定电路，所述数控振荡器的输出端还反馈连接所述鉴频器；所述鉴频器用于根据输入的频率控制字以及参考时钟计算第一频率差，并将所述第一频率差输出至所述数字滤波器以及所述快速锁定电路；所述数字滤波器用于当接收到所述第一频率差以及所述快速锁定电路输入的滤波系数时，根据所述滤波系数对所述第一频率差进行滤波，并将滤波后的第二频率差输出至所述比例积分器以及所述快速锁定电路；所述快速锁定电路用于当接收到所述第一频率差以及所述第二频率差时，根据所述第一频率差、所述第二频率差计算频率基准值，并将所述频率基准值输出至所述加法器；所述快速锁定电路还用于确定所述比例积分器的使能控制信号，将所述使能控制信号输出至所述比例积分器；其中，当计算得到所述频率基准值时，所述使能信号标识使能状态；所述比例积分器用于当接收到所述使能控制信号时，对所述第二频率差进行比例积分运算，并将运算结果输出至所述加法器；所述加法器用于当接收到所述运算结果以及所述频率基准值时，根据所述运算结果以及所述频率基准值进行加法运算得到数控振荡器控制字，并将所述数控振荡器控制字输出至所述数控振荡器；所述数控振荡器用于当接收到所述数控振荡器控制字时，将所述数控振荡器控制字对应的第一时钟反馈输出至所述鉴频器；其中，所述第一时钟用于所述鉴频器根据所述第一时钟以及所述频率控制字重新计算所述第一频率差；当重新计算的所述第一频率差小于或等于预设阈值时，所述第一时钟对应的数控振荡器控制字为目标数控振荡器控制字，所述快速锁定电路锁定所述目标数控振荡器控制字对应的目标频率基准值。...

【技术特征摘要】
1.一种全数字锁相环，其特征在于，所述全数字锁相环包括：依次串联的鉴频器、数字滤波器、比例积分器、加法器和数控振荡器，以及分别与所述鉴频器、所述数字滤波器、所述比例积分器、所述加法器连接的快速锁定电路，所述数控振荡器的输出端还反馈连接所述鉴频器；所述鉴频器用于根据输入的频率控制字以及参考时钟计算第一频率差，并将所述第一频率差输出至所述数字滤波器以及所述快速锁定电路；所述数字滤波器用于当接收到所述第一频率差以及所述快速锁定电路输入的滤波系数时，根据所述滤波系数对所述第一频率差进行滤波，并将滤波后的第二频率差输出至所述比例积分器以及所述快速锁定电路；所述快速锁定电路用于当接收到所述第一频率差以及所述第二频率差时，根据所述第一频率差、所述第二频率差计算频率基准值，并将所述频率基准值输出至所述加法器；所述快速锁定电路还用于确定所述比例积分器的使能控制信号，将所述使能控制信号输出至所述比例积分器；其中，当计算得到所述频率基准值时，所述使能信号标识使能状态；所述比例积分器用于当接收到所述使能控制信号时，对所述第二频率差进行比例积分运算，并将运算结果输出至所述加法器；所述加法器用于当接收到所述运算结果以及所述频率基准值时，根据所述运算结果以及所述频率基准值进行加法运算得到数控振荡器控制字，并将所述数控振荡器控制字输出至所述数控振荡器；所述数控振荡器用于当接收到所述数控振荡器控制字时，将所述数控振荡器控制字对应的第一时钟反馈输出至所述鉴频器；其中，所述第一时钟用于所述鉴频器根据所述第一时钟以及所述频率控制字重新计算所述第一频率差；当重新计算的所述第一频率差小于或等于预设阈值时，所述第一时钟对应的数控振荡器控制字为目标数控振荡器控制字，所述快速锁定电路锁定所述目标数控振荡器控制字对应的目标频率基准值。2.根据权利要1所述的全数字锁相环，其特征在于，所述快速锁定电路包括初始化模块、迭代计算模块、误差校正模块以及控制模块；所述迭代计算模块连接所述初始化模块以及所述误差校正模块，所述控制模块分别连接所述初始化模块、所述迭代计算模块以及所述误差校正模块；所述初始化模块还连接所述鉴频器，所述迭代计算模块以及所述误差校正模块还连接所述数字滤波器，所述控制模块还连接所述数字滤波器、所述比例积分器以及所述加法器；所述初始化模块用于当接收到所述鉴频器输入的所述第一频率差时，根据所述第一频率差计算迭代初始值，并将所述迭代初始值输出至所述迭代计算模块以及所述控制模块；所述迭代计算模块用于当接收到所述迭代初始值、所述第二频率差时，根据所述迭代初始值、所述第二频率差进行迭代运算计算所述初始频率基准值，并将所述初始频率基准值输出至所述误差校正模块；所述误差校正模块用于当接收到所述迭代计算模块输入的所述初始频率基准值，以及所述数字滤波器输入的所述第二频率差时，根据所述第二频率差对所述初始频率基准值进行校正得到所述频率基准值；所述控制模块用于当接收到所述迭代初始值或所述初始频率基准值时，向所述数字滤波器输出确定的所述滤波系数；以...

【专利技术属性】
技术研发人员：陈文捷，
申请(专利权)人：建荣半导体深圳有限公司，建荣集成电路科技珠海有限公司，珠海煌荣集成电路科技有限公司，
类型：发明
国别省市：广东;44