集成电路单元中的纳米线或2D材料带互连件制造技术

集成电路设计工具包括单元库。单元库包括用于多个单元的实体，单元库中的实体包括计算机可执行语言的特定单元的规格。单元库中的至少一个实体可以包括具有多个晶体管的存储单元的物理结构和定时参数的规范，多个晶体管中的至少一些晶体管具有包括一个或多个纳米线或2D材料带的相应集合的沟道，并且其中多个晶体管中的一个晶体管的沟道具有的纳米线或2D材料带的数量不同于多个晶体管中的另一晶体管的沟道具有的纳米线或2D材料带的数量。描述了包括存储单元的集成电路。

Nanowire or 2D material tape interconnect in integrated circuit unit

Integrated circuit design tools. The cell library includes an entity for a plurality of cells, and the entity in the cell library includes the specification of a particular unit of the computer executable language. The physical structure of at least one entity unit in the library can include a storage unit having a plurality of transistors and the timing parameters of the standard, at least some of a plurality of transistors in the transistor is provided with one or a plurality of nanowires or 2D materials with the corresponding collection channel, a transistor and a transistor in which a plurality of in the transistor channel with nanowires or 2D materials with different number of a plurality of transistors in the trench props nanowires or 2D materials with some quantity. An integrated circuit including a memory cell is described.

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路器件、用于集成电路器件的单元库、单元架构和电子设计自动化工具。
技术介绍
在集成电路的设计中，通常使用标准的单元库。设计由单元库中的实体指定的单元的处理可以是密集的，通过调整单元的部件的材料、几何形状和大小来实现变量(诸如单元的大小、单元的驱动功率、单元的速度等)之间的折中。设计单元库中指定的单元的过程通常是劳动密集型处理，要求高技能的设计者手动设计并精炼单元的设计。finFET的开发为设计者提供了一些传统的灵活性，它们可应用于特定单元的变形的有效设计。因此，一些功能库基于finFET。可以在具有栅格结构的块结构中实施finFET，其中，鳍在衬底上的第一方向上并行布置(其具有窄间隙)，并且栅极在与鳍相交的垂直方向上布置。使用互补n沟道和p沟道晶体管的集合来形成各个单元，它们的源极、漏极和沟道位于鳍中。可以通过增加或减少用于给定晶体管的并行用作沟道结构的相同鳍的数量来调整利用finFET的单元中的各个晶体管的驱动功率和其他特性。这在单元库的开发中提供了设计的一些粒度。然而，许多电路参数可以得益于电路结构的更精细调整。为了细调finFET型电路，可以要求鳍或其他结构的复杂的再配置。以下文献描述了纳米线和2D材料场的开发，并且它们所有信息结合于此作为参考：·VanderWaalsHeterostructures,A.K.Geim等人，2013年7月25日，|VOL499|NATURE|419-425；·VerticallyIntegratedNanowireFieldEffectTransistors,JoshGoldberge等人，加州大学伯克利分校化学系和劳伦斯伯克利国家实验室材料科学部门；·SiliconVerticallyIntegratedNanowireFieldEffectTransistors，JoshGoldberger等人，纳米快报，2006Vol.6,No.5973-977；·ControlledGrowthofSiNanowireArraysforDeviceIntegration，AllonI.Hochbaum等人，纳米快报，2005Vol.5,No.3457-460；·ModelingofStress-retardedOrientation-dependentOxidation:ShapeEngineeringofSiliconNanowireChannels,F.-Jma等人，97-4244-5640-6/09IEEE,IEDM09-517-520,21.5.1-21.5.4；·EnergyEfficiencyComparisonofNanowireHeterojunctionTFETandSiMOSFETatLg＝13nm,IncludingP-TFETandVariationConsiderations,UygarE.Avci等人，978-1-4799-2306-9/13IEEE,IEDM13-830-833,33.4.1-33.3.4；·美国专利申请公开第2014/0015135号，2014年1月16日公开，标题为Self-AlignedViaInterconnectUsingRelaxedPatterningExposure，MichaelL.Rieger等人；·NovelintegrationprocessandperformancesanalysisofLowSTandbyPower(LSTP)3DMulti-ChannelCMOSFET(MCFET)onSOIwithMetal/High-KGatestack,E.Bernard等人，978-1-4244-1805-3/0816-17。期望提供一种适合用于单元库的单元的实施的单元设计架构，可以提供用于电路参数的更精细变化同时减少了所要求的设计时间和设计工作。
技术实现思路
描述了用于设计基于纳米线或2D材料带的电路的方法、所得到的单元架构以及利用该单元架构的集成电极设计工具。计算机可读描述语言的特定单元的规范可以包括利用纳米线或2D材料带实施的晶体管和互连件。因此，计算机实施的单元可以包括一种电路(其包括第一晶体管和第二晶体管)的规范。第一晶体管可以包括并行布置以形成沟道结构的第一集合的纳米线或2D材料带以及横跨第一集合的纳米线或2D材料带设置的栅极导体。第二晶体管可以包括并行布置以形成沟道结构的第二集合的纳米线或2D材料带以及横跨第一集合的纳米线或2D材料带设置的栅极导体。第一集合中的纳米线或2D材料带的数量可以不同于第二集合中的纳米线或2D材料带的数量，使得各个晶体管的驱动功率以及其他电路性能特性可以利用更精细的粒度来设置。此外，纳米线或2D材料带的结构可以布置在堆叠件和层中。用于实施给定晶体管的并行纳米线或并行2D材料带的堆叠件的数量和层的数量可以根据特定需求来进行调整。利用该粒度来描述单元库，其可以包括实施通用电路(诸如反相器、NAND门或其他通用逻辑单元)的单元的集合。实施通用电路的单元的并行纳米线的数量可以不同于在通用单元中的特定晶体管的实施中使用的并行纳米线的数量。此外，单元集合中的单元的平行纳米线的数量可以不同于在通用电路中的特定互连件的实施中使用的并行纳米线的数量。并行纳米线的数量的这些变化可以提供晶体管的驱动功率或其他特性的更精细梯度，并且相应地提供用于单元的不同性能特性。适于处理电路设计的计算机实施表示的计算机系统包括处理器和耦合至处理器的存储器，存储器存储可由处理器执行的指令，包括从单元库中选择单元的指令。单元库包括用于多个单元的实体，单元库中的实体包括计算机可执行语言的特定单元的规范。单元库中的至少一个实体可以包括电路(包括第一晶体管、第二晶体管以及将第一晶体管的端子连接至第二晶体管的端子的互连件)的物理结构和定时参数的规范，该互连件包括并行布置的一个或多个纳米线或2D材料带。单元库中的实体被描述为包括多个晶体管的物理结构和定时参数的规范，多个晶体管中的至少一些晶体管具有包括一个或多个纳米线或2D材料带的相应集合的沟道，并且其中多个晶体管中的一个晶体管的沟道具有与多个晶体管中的另一晶体管的沟道不同的纳米线或2D材料带的数量。单元库中的实体被描述为包括：电路单元(诸如限定存储阵列的宏单元中的单位单元)的阵列的物理结构和定时参数的规范，电路单元包括一个或多个晶体管和单元互连端子；以及导体，被配置为连接阵列中的多个电路单元的互连端子，导体包括并行布置的一个或多个纳米线或2D材料带。单元库中的实体被描述为包括含有多个晶体管和互连件的单元的规范；其中多个晶体管中的晶体管具有包括并行布置的一个或多个纳米线或2D材料带的沟道，并且互连件包括并行布置且连接至多个晶体管中的多于一个的晶体管的端子的一个或多个纳米线或2D材料带。描述了一种设计方法，其包括将具有特定晶体管(其具有包括并行布置的多个鳍的沟道)的finFET电路转换为包括纳米线或2D材料带的转换电路，转换电路替代特定晶体管，其中转换晶体管具有包括并行布置的纳米线或2D材料带的多个堆叠件的沟道。计算机程序产品被描述为包括存储器，存储器上存储有指定电路的物理实施的结构特征的计算机可读参数、可由运行替换处理的计算机本文档来自技高网...

【技术保护点】
一种计算机系统，用于处理电路设计的计算机实施表示，所述计算机系统包括：处理器和耦合至所述处理器的存储器，所述存储器存储可由所述处理器执行的指令，包括从单元库中选择单元的指令；所述单元库包括用于多个单元的实体，所述单元库中的实体包括计算机可执行语言中的特定单元的规范；以及所述单元库中的至少一个实体包括电路的物理结构和定时参数的规范，所述电路包括：第一晶体管，第二晶体管，和互连件，将所述第一晶体管的端子连接至所述第二晶体管的端子，所述互连件包括并行布置的一个或多个纳米线或2D材料带。

【技术特征摘要】
【国外来华专利技术】2014.06.23 US 14/312,1861.一种计算机系统，用于处理电路设计的计算机实施表示，所述计算机系统包括：处理器和耦合至所述处理器的存储器，所述存储器存储可由所述处理器执行的指令，包括从单元库中选择单元的指令；所述单元库包括用于多个单元的实体，所述单元库中的实体包括计算机可执行语言中的特定单元的规范；以及所述单元库中的至少一个实体包括电路的物理结构和定时参数的规范，所述电路包括：第一晶体管，第二晶体管，和互连件，将所述第一晶体管的端子连接至所述第二晶体管的端子，所述互连件包括并行布置的一个或多个纳米线或2D材料带。2.根据权利要求1所述的计算机系统，其中所述互连件的所述一个或多个纳米线或2D材料带包括设置在多个堆叠件中的纳米线或2D材料带的集合。3.根据权利要求1所述的计算机系统，其中所述互连件的所述一个或多个纳米线或2D材料带相对于衬底的表面水平设置。4.根据权利要求1所述的计算机系统，其中所述第一晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第二集合。5.根据权利要求1所述的计算机系统，其中所述第一晶体管被配置用于n沟道操作，并且所述第二晶体管被配置用于p沟道操作。6.根据权利要求1所述的计算机系统，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有小于10纳米的最小尺寸。7.根据权利要求1所述的计算机系统，其中所述一个或多个纳米线或2D材料带中的纳米线或2D材料带具有与纳米线或2D材料带的纵轴正交的高度和宽度，并且所述宽度等于或大于所述高度的两倍。8.根据权利要求1所述的计算机系统，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面水平设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面水平设置的纳米线或2D材料带的第二集合，其中所述互连件的所述一个或多个纳米线或2D材料带设置在所述衬底的表面与纳米线的所述第一集合和所述第二集合之间。9.根据权利要求1所述的计算机系统，其中所述第一晶体管所具有的沟道包括并行布置且相对于衬底的表面垂直设置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置且相对于所述衬底的表面垂直设置的纳米线或2D材料带的第二集合，其中所述互连件的所述一个或多个纳米线或2D材料带设置在纳米线的所述第一集合和所述第二集合与所述衬底的表面之间。10.根据权利要求1所述的计算机系统，其中，所述指令还包括利用所述至少一个实体中的规范来确定所述单元的物理布局的逻辑。11.一种计算机程序产品，包括：存储设备，其上存储有单元的机器可读规范，所述单元的规范包括指定电路的物理实施的结构特征的计算机可读参数，所述规范可由计算机执行，所述计算机运行布局过程以控制所述电路与其他电路或部件的物理布局，所述电路包括：第一晶体管，第二晶体管，以及互连件，将所述第一晶体管的端子连接至所述第二晶体管的端子，所述互连件包括并行布置的一个或多个纳米线或2D材料带。12.根据权利要求11所述的计算机程序产品，其中所述互连件的所述一个或多个纳米线或2D材料带包括设置在多个堆叠件中的纳米线或2D材料带的集合。13.根据权利要求11所述的计算机程序产品，其中所述互连件的所述一个或多个纳米线或2D材料带相对于衬底的表面水平设置。14.根据权利要求11所述的计算机程序产品，其中所述第一晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第一集合，并且所述第二晶体管所具有的沟道包括并行布置的纳米线或2D材料带的第二集合。15.根据权利要求11所述的计算机程序产品，其中所述第一晶体管被配置用于n沟道操作，并且所述第二晶体管被配置...

【专利技术属性】
技术研发人员：V·莫洛兹，J·卡瓦，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：美国;US