存储器装置及其制造方法制造方法及图纸

本发明专利技术提供一种存储器装置及其制造方法。该存储器装置包括：基板，具有两个漏极区；位线，设于基板上；第一绝缘层，覆盖基板及位线，其中第一绝缘层具有沟槽露出两个漏极区；以及两个漏极接触插塞，设于沟槽中，且两个漏极接触插塞分别电连接两个漏极区，其中任一漏极接触插塞包括：第一导电层，设于基板上；衬层，设于第一导电层上及沟槽的侧壁上；及第二导电层，设于衬层上，其中两个漏极接触插塞之间具有隔离槽，且第二导电层具有面对隔离槽的侧边，其中衬层并未延伸至第二导电层的侧边上。本发明专利技术亦提供此存储器装置的制造方法。通过实施本发明专利技术，可更进一步缩小存储器的尺寸，且可增加工艺宽裕度以及工艺良品率。

Memory device and method of manufacturing the same

The invention provides a memory device and a manufacturing method thereof. The memory device includes: a substrate, a two bit line, a drain region; a substrate; a first insulating layer covering the substrate and the bit line, wherein the first insulation layer having a trench exposed two drain region; and a two drain contact plug, a trench, and a two drain contact plug two are respectively electrically connected with the drain region, any drain contact plug includes a first conductive layer is arranged on the base plate; the side wall lining layer, the first conductive layer is arranged on the groove and the two conductive layer; and a lining layer, wherein, two drain contact plug with isolation groove, and the second conductive layer has a face isolation groove side, wherein the side lining layer does not extend to the conductive layer on the second. The invention also provides a manufacturing method of the memory device. By implementing the invention, the size of the memory can be further reduced, and the process allowance and the process yield can be increased.

【技术实现步骤摘要】

本专利技术是有关于存储器装置及其制造方法，且特别是有关于一种具有漏极接触插塞的存储器装置及其制造方法。
技术介绍
为了增加动态随机存取存储器(DRAM)内的元件堆迭密度以及改善其整体表现，目前制造技术持续朝向缩减动态随机存取存储器内的电容与缩小动态随机存取存储器的尺寸而努力。然而，而目前的动态随机存取存储器装置并非各方面皆令人满意。例如，随着动态随机存取存储器的尺寸缩减，会产生工艺宽裕度不足及工艺良品率下降的问题。因此，业界仍须一种可更进一步缩小尺寸，且可增加工艺宽裕度以及工艺良品率的存储器装置以及其制造方法。
技术实现思路
本专利技术提供一种存储器装置，包括：基板，具有两个漏极区；位线，设于基板上；第一绝缘层，覆盖基板及位线，其中第一绝缘层具有沟槽露出两个漏极区；以及两个漏极接触插塞，设于沟槽中，且两个漏极接触插塞分别电连接两个漏极区，其中任一漏极接触插塞包括：第一导电层，设于基板上；衬层，设于第一导电层上及沟槽的侧壁上；及第二导电层，设于衬层上，其中两个漏极接触插塞之间具有隔离槽，且第二导电层具有面对隔离槽的侧边，其中衬层并未延伸至第二导电层的侧边上。本专利技术更提供一种存储器装置的制造方法，包括：提供基板，其中基板具有两个漏极区；形成位线于基板上；形成第一绝缘层，覆盖基板及位线，其中第一绝缘层具有沟槽露出两个漏极区；以及形成两个漏极接触插塞于沟槽中，且两个漏极接触插塞分别电连接两个漏极区，其中任一漏极接触插塞包括：第一导电层，设于基板上；衬层，设于第一导电层上及沟槽的侧壁上；及第二导电层，设于衬层上，其中两个漏极接触插塞之间具有隔离槽，且第二导电层具有面对隔离槽的侧边，其中衬层并未延伸至第二导电层的侧边上。通过实施本专利技术，可更进一步缩小存储器的尺寸，且可增加工艺宽裕度以及工艺良品率。为让本专利技术的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。附图说明图1A是显示根据本专利技术某些实施例所述的存储器装置的制造方法其中一步骤的俯视图。图1B是沿着图1A的线段1B-1B所绘制的剖面图。图1C是沿着图1A的线段1C-1C所绘制的剖面图。图1D是沿着图1A的线段1D-1D所绘制的剖面图。图2-图12是显示根据本专利技术某些实施例所述的存储器装置的制造方法各步骤的剖面图。附图标号100存储器装置102基板102S、110S、112S、116S、120S、122S上表面104漏极区106源极区108字线108A栅极电极108B栅极介电层108C、110B、118A衬层108D、110D、112、122、122’、122”、132绝缘层110位线110A下导电层110C上导电层110E侧壁110E1、110E3氮化硅层110E2氧化硅层114沟槽116、116’第一导电材料层116A第一导电层118、118’衬垫材料层118E端点120、120’第二导电材料层120A第二导电层124凹口126开口128隔离槽130漏极接触插塞134电容接触插塞W宽度S1侧边H1、H2、H3、H4、H5高度1B-1B、1C-1C、1D-1D线段具体实施方式以下针对本专利技术的存储器装置及其制造方法作详细说明。然而，本专利技术亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。本专利技术实施例是使漏极接触插塞中的衬层不延伸至其上的导电层面对两个漏极接触插塞之间的隔离槽的侧边上，以更进一步降低两个漏极接触插塞彼此电连接的机率，藉此可提升工艺良品率并更进一步降低存储器装置的尺寸。图1A是显示根据本专利技术某些实施例所述的存储器装置的制造方法其中一步骤的俯视图，而图1B是沿着图1A的线段1B-1B所绘制的剖面图，图1C是沿着图1A的线段1C-1C所绘制的剖面图，而图1D是沿着图1A的线段1D-1D所绘制的剖面图。如图1A-图1D所示，首先提供一基板102，基板102具有至少两个漏极区104以及一个源极区106。基板102例如是半导体基板、半导体化合物基板、半导体合金基板、绝缘层上覆半导体基板(SemiconductorOverInsulator，SOI)、未掺杂的基板或是轻掺杂的P型或N型基板。漏极区104与源极区106可通过离子注入步骤掺杂N型或P型掺质形成。继续参见图1A及图1D，基板102更包括字线108，字线108亦可称为一栅极结构。如图1D所示，字线108包括栅极电极108A及栅极介电层108B，栅极介电层108B是设于栅极电极108A与基板102、漏极区104、源极区106(未绘示于图1D)之间，以防止栅极电极108A与基板102、漏极区104、源极区106电连接。此外，字线108可更包括一衬层108C与一绝缘层108D。衬层108C是设于栅极电极108A与栅极介电层108B之间，而绝缘层108D是设于栅极电极108A之上，使栅极电极108A可与后续形成于基板102上的元件电性绝缘。栅极电极108A的材料可为非晶硅、复晶硅、一种或多种金属、金属氮化物、导电金属氧化物或上述的组合。栅极介电层108B可为氧化硅、氮化硅、氮氧化硅、高介电常数介电材料或其它任何适合的介电材料或上述的组合。衬层108C的材料可包括氮化钨、氮化钛、氮化钽、上述的组合或其它任何适合的材料。而绝缘层108D的材料可包括氮化硅、二氧化硅、氮氧化硅、上述的组合或其它任何适合的绝缘材料。继续参见图1A及图1B，于基板102上形成位线110。位线110可包括设于基板102上的下导电层110A、设于下导电层110A上的衬层110B、设于衬层110B上的上导电层110C、设于上导电层110C上的绝缘层110D以及包覆上述下导电层110A、衬层110B、上导电层110C与绝缘层110D的侧壁110E。下导电层110A的材料可包括掺杂或未掺杂的复晶硅、铜、铝、钨、上述的组合或其它任何适合的导电材料。衬层110B的材料可包括氮化钛、氮化钨、氮化钽、上述的组合或其它任何适合的材料。上导电层110C的材料可包括钨、铜、铝、金、铬、镍、铂、钛、铱、铑、上述的组合或其它任何适合的导电材料。下导电层110A、衬层110B与上导电层110C可通过例如为溅射法、电镀法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积工艺形成。绝缘层110D的材质可包括氮化硅、二氧化硅、氮氧化硅、上述的组合或其它任何适合的绝缘材料。侧壁110E的材质可为氮化硅/氧化硅/氮化硅、氧化硅/氮化硅/氧化硅、氮化硅/氧化硅、氧化硅、氮化硅或Ta2O5等。例如，在一些实施例中，侧壁110E可包括依序包括氮化硅层110E1、氧化硅层110E2及氮化硅层110E3。绝缘层110D与侧壁110E可通过化学气相沉积(CVD)法或原子层沉积法(atomiclayerdeposition，ALD)形成。接着，参见图1A、图1C及图1D，形成覆盖基板102及位线110的绝缘层112，其中绝缘层112具有露出至少两个漏极区104的沟槽114。此外，如图1C所示，在一些实施例中，绝缘层112的上表面112S至基板102的上表面102S具有一高度H1，而位线110的上表面11本文档来自技高网...

【技术保护点】
一种存储器装置，其特征在于，所述存储器装置包括：一基板，具有两个漏极区；一位线，设于所述基板上；一第一绝缘层，覆盖所述基板及所述位线，其中所述第一绝缘层具有一沟槽露出所述两个漏极区；以及两个漏极接触插塞，设于所述沟槽中，且所述两个漏极接触插塞分别电连接所述两个漏极区，其中任一所述漏极接触插塞包括：一第一导电层，设于所述基板上；一衬层，设于所述第一导电层上及所述沟槽的侧壁上；及一第二导电层，设于所述衬层上，其中所述两个漏极接触插塞之间具有一隔离槽，且所述第二导电层具有面对所述隔离槽的一侧边，其中所述衬层并未延伸至所述第二导电层的所述侧边上。

【技术特征摘要】
1.一种存储器装置，其特征在于，所述存储器装置包括：一基板，具有两个漏极区；一位线，设于所述基板上；一第一绝缘层，覆盖所述基板及所述位线，其中所述第一绝缘层具有一沟槽露出所述两个漏极区；以及两个漏极接触插塞，设于所述沟槽中，且所述两个漏极接触插塞分别电连接所述两个漏极区，其中任一所述漏极接触插塞包括：一第一导电层，设于所述基板上；一衬层，设于所述第一导电层上及所述沟槽的侧壁上；及一第二导电层，设于所述衬层上，其中所述两个漏极接触插塞之间具有一隔离槽，且所述第二导电层具有面对所述隔离槽的一侧边，其中所述衬层并未延伸至所述第二导电层的所述侧边上。2.如权利要求1所述的存储器装置，其特征在于：所述第二导电层具有一上表面，所述上表面具有一第一高度，所述衬层邻近所述第二导电层的所述上表面处具有一端点，所述端点具有一第二高度，其中所述第一高度大于所述第二高度。3.如权利要求2所述的存储器装置，其特征在于，所述衬层的所述端点的宽度为5nm至10nm。4.如权利要求1所述的存储器装置，其特征在于：所述第二导电层具有一上表面，所述上表面具有一第一高度，所述第一绝缘层具有一上表面，所述上表面具有一第三高度，其中所述第三高度大于所述第一高度。5.如权利要求1所述的存储器装置，其特征在于，所述隔离槽延伸入所述基板内。6.一种存储器装置的制造方法，其特征在于，所述存储器装置的制造方法包括：提供一基板，其中所述基板具有两个漏极区；形成一位线于所述基板上；形成一第一绝缘层，覆盖所述基板及所述位线，其中所述第一绝缘层具有一沟槽露出所述两个漏极区；以及形成两个漏极接触插塞于所述沟槽中，且所述两个漏极接触插塞分别电连接所述两个漏极区，其中任一所述漏极接触插塞包括：一第一导电层，设于所述基板上；一衬层，设于所述第一导电层上及所述沟槽的侧壁上；及一第二导电层，设于...

【专利技术属性】
技术研发人员：欧阳自明，李书铭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71