多堆叠的多输出封装件中的晶圆级屏蔽罩及其形成方法技术

本发明专利技术的实施例提供了一种器件封装件，包括器件管芯、围绕器件管芯的模塑料、延伸穿过模塑料的导电贯通孔(TIV)、和设置在模塑料上方并且沿着模塑料的侧壁延伸的电磁干扰(EMI)屏蔽罩。EMI屏蔽罩接触导电TIV，并且导电TIV将EMI屏蔽罩电连接至外部连接件。外部连接件和EMI屏蔽罩设置在器件管芯的相对侧上。本发明专利技术的实施例还提供了多堆叠的多输出封装件中的晶圆级屏蔽罩及其形成方法。

Wafer level shield in a stacked multi output package and method of forming the same

The embodiment of the invention provides a device package, including devices around the tube core, the tube core device extends through the plastic mold mold plastic, conductive through hole (TIV), and is arranged in the plastic mold and plastic mold along the side wall above the extending electromagnetic interference (EMI) shielding cover. The EMI shield contacts the conductive TIV, and the conductive TIV electrically connects the EMI shield to the external connector. The external connector and the EMI shield are disposed on opposite sides of the device core. The embodiment of the invention also provides a wafer level shielding cover in a stacked multi output package and a method of forming the same.

【技术实现步骤摘要】

本专利技术的实施例涉及半导体领域，更具体地涉及多堆叠的多输出封装件中的晶圆级屏蔽罩及其形成方法。
技术介绍
在常规的封装技术的方面中，诸如多堆叠的多输出(fan-out，又称为“扇出”)封装件，再分布层(RDL)可形成在管芯上方且电连接至管芯中的有源器件。然后，可形成外部输入/输出(I/O)焊盘(诸如，凸块下金属(UBM)上的焊料球)以通过RDL电连接至管芯。该封装技术的有利特征在于，有可能形成多输出封装件。因此，管芯上的I/O焊盘可再分布至比管芯大的区域，因此，可增加管芯的表面上封装的I/O焊盘的数量。在这种封装技术中，可围绕管芯形成模塑料以提供支撑多输出互连结构的表面区域。例如，RDL通常包括形成在管芯和模塑料上方的一个或多个聚合物层。导电部件(例如，导电线和/或通孔)形成在聚合物层中并且将管芯上的I/O焊盘电连接至RDL上方的外部I/O焊盘。外部I/O焊盘可设置在管芯和模塑料两者上方。
技术实现思路
本专利技术的实施例提供了一种器件封装件，包括：器件管芯；模塑料，围绕所述器件管芯；导电贯通孔(TIV)，延伸穿过所述模塑料；以及电磁干扰(EMI)屏蔽罩，设置在所述模塑料上方并且沿着所述模塑料的侧壁延伸，其中，所述导电贯通孔接触所述电磁干扰屏蔽罩并且将所述电磁干扰屏蔽罩电连接至外部连接件，并且其中，所述外部连接件和所述电磁干扰屏蔽罩设置在所述器件管芯的相对侧上。本专利技术的实施例还提供了一种器件封装件，包括：第一封装层级，包括：第一器件管芯；第一模塑料，沿着所述第一器件管芯的侧壁延伸；第一导电贯通孔(TIV)，延伸穿过所述第一模塑料；和第一多输出再分布层(RDL)，位于所述第一封装层级上方；第二封装层级，位于所述第一多输出再分布层上方，所述第二封装层级包括：第二器件管芯；第二模塑料，沿着所述第二器件管芯的侧壁延伸；和第二导电贯通孔，延伸穿过所述第二模塑料；以及电磁干扰(EMI)屏蔽罩，设置在所述第二封装层级上方并且沿着所述第二封装层级的侧壁延伸，其中，所述电磁干扰屏蔽罩接触所述第二导电贯通孔，并且其中，所述第一导电贯通孔、所述第一多输出再分布层和所述第二导电贯通孔将所述电磁干扰屏蔽罩电连接至地。本专利技术的实施例还提供了一种用于形成器件封装件的方法，包括：在载体衬底上方形成第一导电贯通孔(TIV)；将第一器件管芯附接至所述载体衬底，其中，所述第一器件管芯设置在所述第一导电贯通孔中的相邻导电贯通孔之间；围绕所述第一器件管芯和所述第一导电贯通孔形成第一模塑料；暴露所述第一导电贯通孔；以及在所述第一器件管芯上方形成电磁干扰(EMI)屏蔽罩并且所述电磁干扰屏蔽罩沿着所述第一模塑料的侧壁延伸，其中，所述电磁干扰屏蔽罩接触所述第一导电贯通孔，并且其中，所述第一导电贯通孔将所述电磁干扰屏蔽罩电连接至外部连接件，所述外部连接件形成在所述第一器件管芯的与所述电磁干扰屏蔽罩相对的侧部上。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。图1至图13B示出了根据一些实施例的制造器件封装件的各个中间阶段的截面图。图14和图15示出了根据一些实施例的制造器件封装件的各个中间阶段的截面图。图16至图21示出了根据一些实施例的制造器件封装件的各个中间阶段的截面图。图22示出了根据一些实施例的制造器件封装件的工艺流程。具体实施方式下列公开内容提供了用于实现本专利技术的不同特征的多种不同实施例或实例。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括附加的部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，本文可使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以易于描述如图中所示的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语旨在包括使用或操作中的装置的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过本文使用的空间关系描述符进行相应地解释。各个实施例包括具有堆叠在不同封装层中的多个器件管芯(例如，逻辑管芯、存储器管芯等)的器件封装件。多输出再分布层(RDL)设置在管芯之间并且提供管芯之间的电连接。导电贯通孔(TIV)也可设置在每个封装层中，并且多输出RDL和TIV的组合提供从器件封装件的第一侧(例如，具有诸如焊料球的外部连接件的一侧)至器件封装件的相对侧的电连接。当电磁干扰(EMI)屏蔽罩形成在器件封装件的相对侧时，每个层级中的TIV都提供从外部连接件、通过器件封装件、至EMI屏蔽罩的电接地连接。因此，接地的EMI屏蔽罩可形成在多层器件封装件中。图1至图13A示出了根据一些实施例的制造器件封装件180(参见图13A)的各个中间阶段的截面图。先参照图1，示出了载体衬底102。通常，载体衬底102在后续的处理步骤期间提供对各种部件(例如，器件管芯，参见图4)的暂时的机械和结构支撑。通过这种方式，降低或防止对器件管芯的损坏。例如，载体衬底102可包括玻璃、氧化硅、氧化铝等。各种层可形成在载体衬底102上方。例如，聚合物层104可形成在载体衬底102上方。例如，聚合物层104可包括聚苯并恶唑(PBO)，以及聚合物层104有利于在后续的处理步骤中从封装晶圆100上去除载体衬底102(参见例如图9)。晶种层106形成在聚合物层104上方，并且晶种层106可包括诸如铜的导电材料，在实施例中，通过溅射形该成晶种层。还如图1所示，图案化的光刻胶108形成在晶种层106上方。可通过使用光掩模(未示出)将光刻胶108暴露于光(例如，紫外光)来图案化光刻胶108以包括开口110。然后可根据使用的是正性抗蚀剂或负性抗蚀剂来除光刻胶108的暴露部分或未暴露部分以形成开口110。开口110延伸穿过光刻胶108并且暴露晶种层106的一部分。如图2所示，然后开口110可填充有导电材料112(例如，在电化学电镀工艺、无电镀工艺等中)。随后，如图3所示，可在灰化和/或湿剥离工艺中去除光刻胶108，在载体102上方留下TIV114。例如，也可使用光刻和蚀刻的组合来去除晶种层106的多余部分(例如，晶种层106的未被TIV114覆盖的部分)。在所得到的结构中，TIV114的顶面可以是基本水平的或可以不是基本水平的。在完成的器件封装件180中(参见图13B)，TIV114用于将形成在封装件上方的EMI屏蔽罩电连接至地。在一些实施例中，TIV114可具有约60μm或更大的间距P1。据观察可知，通过提供具有较大尺寸(例如，在上述范围内)的TIV，可通过TIV114提供至后续形成的EMI屏蔽罩(例如，EMI屏蔽罩140，参见图12)的改进的接地连接。然而，在其他实施例(例如，具有较小形状因子的实施例)中，也可形成较小的TIV114。接下本文档来自技高网...

【技术保护点】
一种器件封装件，包括：器件管芯；模塑料，围绕所述器件管芯；导电贯通孔(TIV)，延伸穿过所述模塑料；以及电磁干扰(EMI)屏蔽罩，设置在所述模塑料上方并且沿着所述模塑料的侧壁延伸，其中，所述导电贯通孔接触所述电磁干扰屏蔽罩并且将所述电磁干扰屏蔽罩电连接至外部连接件，并且其中，所述外部连接件和所述电磁干扰屏蔽罩设置在所述器件管芯的相对侧上。

【技术特征摘要】
2015.10.20 US 14/918,3111.一种器件封装件，包括：器件管芯；模塑料，围绕所述器件管芯；导电贯通孔(TIV)，延伸穿过所述模塑料；以及电磁干扰(EMI)屏蔽罩，设置在所述模塑料上方并且沿着所述模塑料的侧壁延伸，其中，所述导电贯通孔接触所述电磁干扰屏蔽罩并且将所述电磁干扰屏蔽罩电连接至外部连接件，并且其中，所述外部连接件和所述电磁干扰屏蔽罩设置在所述器件管芯的相对侧上。2.根据权利要求1所述的器件封装件，其中，所述外部连接件将所述电磁干扰屏蔽罩电连接至地。3.根据权利要求1所述的器件封装件，还包括设置在所述电磁干扰屏蔽罩和所述器件管芯之间的聚合物层，其中，所述导电贯通孔延伸穿过所述聚合物层。4.根据权利要求1所述的器件封装件，还包括设置在所述电磁干扰屏蔽罩和所述器件管芯之间的聚合物层，其中，所述电磁干扰屏蔽罩延伸穿过所述聚合物层。5.根据权利要求1所述的器件封装件，其中，所述电磁干扰屏蔽罩接触所述模塑料的顶面。6.根据权利要求1所述的器件封装件，其中，所述电磁干扰屏蔽罩横向延伸经过所述模塑料。7.一种器件封装件，包括：第一封装层级，包括：第一器件管芯；第一模塑料，沿着所述第一器件管芯的侧壁延伸；第一导电贯通孔(TIV)，延伸穿过所述第一模塑料；和第一多输出再分布层(RDL)，位于所述第一封装层级上方；...

【专利技术属性】
技术研发人员：陈威宇，陈宪伟，苏安治，王若梅，杨天中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71