衬底及其制造方法技术

本发明专利技术提供了一种衬底及其制造方法，包括：提供辅助衬底和支撑衬底，所述辅助衬底上至少包括缺陷消除结构、所述缺陷消除结构之上外延层及所述外延层之上的钝化层，所述支撑衬底上至少包括掩埋介质层；将所述辅助衬底键合到所述支撑衬底上；去除所述辅助衬底；进行化学机械平坦化CMP直至所述外延层达到指定厚度。由于该缺陷消除结构能减少外延层缺陷，该钝化层能有效保减小该外延层在键合过程中受到的损伤，避免外延层中产生大量的缺陷，提升利用该外延层制造器件的性能及可靠性。

Substrate and method of manufacturing the same

The invention provides a substrate and its manufacturing method, comprising: providing auxiliary substrate and the supporting substrate, the auxiliary substrate includes at least defect elimination structure, the defect elimination structure of epitaxial layer and the passivation layer of the epitaxial layer, wherein the supporting substrate includes at least the buried dielectric layer; the auxiliary substrate is bonded to the support substrate; the auxiliary substrate removal; chemical mechanical planarization CMP until the epitaxial layer reaches the specified thickness. Because of the defect elimination structure can reduce the defects of the epitaxial layer, a passivation layer can effectively reduce the Paul epitaxial layer in the bonding process to avoid damage, resulting in a large number of defects in the epitaxial layer, enhances the performance and reliability of the epitaxial layer manufacturing device.

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种衬底及其制造方法。
技术介绍
随着集成电路产业不断向前发展，如何减小衬底漏电流越来越成为人们研究的重点。其中，通过采用绝缘体上硅(SOI)衬底，以使形成的半导体器件位于绝缘体上，避免半导体器件与衬底之间的漏电流是公认效果最好的途径。此外，随着半导体器件尺寸的不断减小，需要通过增强沟道载流子迁移率来提升器件性能，例如，通过采用硅锗、锗等具有高载流子迁移率的半导体材料代替硅，以增强沟道载流子迁移率。已经有人提出了在绝缘体上锗(GOI)衬底上制造半导体器件的结构，该结构的半导体器件在运行速度等方面明显优于SOI衬底上制造半导体器件的结构。现有技术中通常采用在半导体衬底中通过离子注入形成氧离子掩埋层，然后通过退火的方式在半导体中形成氧化物掩埋层；或者通过注入氧离子结合剥离工艺等在半导体中形成氧化物掩埋层；但是这些方法在制造过程中，容易对顶层的材料带来损伤和引入缺陷，另外一方面由于工艺复杂导致成本高昂且效率较低，并不适用于大规模绝缘体上锗生产中。此外，还有通过键合工艺在半导体衬底中形成氧化物掩埋层，通常包括：在一个硅衬底上形成半导体外延层，然后在另一个硅衬底上形成氧化物绝缘层，接着将上述两个衬底的上表面进行键合，然后通过抛光或化学腐蚀的方法在半导体衬底中形成氧化物掩埋层及其上的外延层。但是，为了形成具有高载流子迁移率的外延层，该外延层通常与所述衬底存在较大的晶格失配度，常用的缓冲层消除缺陷法能达到的效果已经不能满足实际需求；此外，通过该方法形成氧化物掩埋层的过程中，键合接触面处的外延层会承受很长的高温高压过程，以至于产生大量的缺陷，这些缺陷会影响锗层性能及可靠性。
技术实现思路
本专利技术提供了一种衬底及其制造方法，以解决现有技术中难以较低的成本在半导体衬底上形成高质量的氧化物掩埋层及其上半导体层的问题。本专利技术提供了一种衬底制造方法，包括：提供辅助衬底和支撑衬底，所述辅助衬底上至少包括缺陷消除结构、所述缺陷消除结构之上外延层及所述外延层之上的钝化层，所述支撑衬底上至少包括掩埋介质层；将所述辅助衬底键合到所述支撑衬底上；去除所述辅助衬底；进行化学机械平坦化CMP直至所述外延层达到指定厚度。优选地，形成所述缺陷消除结构包括：在所述辅助衬底上形成具有不少于一个开口的介质层，所述开口的深宽比为：8:1≥深宽比≥1:1，所述开口的周期为0.5-1μm；进行外延生长。优选地，形成所述缺陷消除结构包括：在所述辅助衬底上形成具有不少于一个开口的介质层；进行刻蚀形成8:1≥深宽比≥1:1的沟槽或进行刻蚀形成9:1≥深宽比≥2:1的沟槽并去除所述介质层，所述沟槽的周期为0.5-1μm；进行外延生长。优选地，所述外延层包括：锗层、硅锗层、锗锡层、三五族化合物半导体层、硅层及其叠层。优选地，所述钝化层为高k介质层，包括以下任意一种或多种：三氧化二铝、氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化钽钪铅及其叠层。优选地，所述高k介质层为厚度为5-10nm的三氧化二铝薄膜。优选地，所述辅助衬底为硅衬底，所述去除所述辅助衬底包括：对所述辅助衬底的背面进行机械研磨直至所述辅助衬底的厚度小于50μm；利用稀释的四甲基氢氧化铵TMAH溶液进行腐蚀，去除剩余的辅助衬底。优选地，所述将所述辅助衬底键合到所述支撑衬底上的键合工艺包括：腔室最大温度范围：200-550℃；键合最大压力范围：1-60KN；键合时间范围：0.5-4小时；键合腔室真空度范围：1×10-5mbar至1atm。优选地，所述键合工艺为：腔室最大温度：500℃；键合最大压力范围：10-30KN；键合时间：2小时；键合腔室真空度：5×10-4mbar至1×10-5mbar。一种衬底，包括：支撑衬底；所述支撑衬底之上的掩埋介质层；所述掩埋介质层之上的钝化层；所述钝化层之上指定厚度的外延层。优选地，所述钝化层为厚度为5-10nm的三氧化二铝薄膜。本专利技术提供了衬底及其制造方法，其中，提供的辅助衬底上至少包括缺陷消除结构、所述缺陷消除结构之上外延层及所述外延层之上的钝化层，当所述外延层材料的晶格常数与所述衬底材料的晶格常数相差较大时，例如相差2％时，该缺陷消除结构能有效减少外延层缺陷数量，提高外延层质量；该钝化层能有效的保护所述外延层；然后将该辅助衬底键合至所述支撑衬底上，该支撑衬底上的掩埋介质层和钝化层能阻挡外延层与所述支撑衬底之间的漏电流；接着去除该辅助衬底及多余的外延层。由于进行异质外延时，尤其是外延层材料与衬底材料的晶格常数存在较大失配度时，例如在硅衬底上外延锗层，外延层中会存在大量的缺陷，所述缺陷消除结构能有效减少外延过程中因晶格失配而产生的大量缺陷，形成高质量的外延层；此外，所述钝化层能有效减小该外延层在键合过程中受到的损伤，避免外延层中产生大量的缺陷，提升利用该外延层制造器件的性能及可靠性。进一步地，用于形成所述缺陷消除结构的开口或沟槽的深宽比≥1:1，该具有高深宽比的开口或沟槽，在进行外延生长时，能有效抑制因晶格失配导致接触界面产生的外延缺陷向上生长，获得具有高晶格质量的外延层。进一步地，该钝化层为高k介质材料，高k介质材料的电流阻挡效果明显优于二氧化硅等传统SOI衬底中采用的氧化层的电流阻挡效果，能有效避免衬底漏电流现象。进一步地，该钝化层为厚度为5-10nm的三氧化二铝薄膜，三氧化二铝相较于二氧化硅为一种高导热材料，在半导体集成电路中，散热的好坏直接影响器件的性能及可靠性，传统SOI衬底中采用二氧化硅薄膜作为氧化物掩埋层，其导热性能较差，不利于器件散热；本专利技术采用厚度为5-10nm的三氧化二铝薄膜既能减小所述外延层在键合过程中受到的损伤，同时能增强电流阻挡效果，以减小现有通过键合工艺在半导体衬底中形成氧化物掩埋层的厚度，便于器件散热，提升器件的性能及可靠性。进一步地，该外延层可以为具有比硅材料的载流子迁移率高的半导体材料，例如锗、硅锗等材料形成的外延层，增强利用该衬底制造的器件的沟道载流子迁移率，以提升器件性能。进一步地，本专利技术提供了键合工艺参数，以制备出在半导体衬底上具有高质量的氧化物掩埋层及其上外延层。附图说明为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术中记载的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。图1A至图1D为现有技术中一种基于键合工艺的绝缘体上半导体SeOI衬底制造过程中的截面结构示意图；图2为根据本专利技术实施例的衬底制造方法的流程图；图3A至图3G为根据本专利技术实施例一的衬底制造过程中的截面结构示意图；图4A至图4G为根据本专利技术实施例二的衬底制造过程中的截面结构示意图；图5A至图5F为根据本专利技术实施例三的衬底制造过程中的截面结构示意图；图6为利用本专利技术实施例提供的衬底制造的一种半导体器件的截面结构示意图。具体实施方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例本文档来自技高网...

【技术保护点】
一种衬底制造方法，其特征在于，包括：提供辅助衬底和支撑衬底，所述辅助衬底上至少包括缺陷消除结构、所述缺陷消除结构之上外延层及所述外延层之上的钝化层，所述支撑衬底上至少包括掩埋介质层；将所述辅助衬底键合到所述支撑衬底上；去除所述辅助衬底；进行化学机械平坦化CMP直至所述外延层达到指定厚度。

【技术特征摘要】
1.一种衬底制造方法，其特征在于，包括：提供辅助衬底和支撑衬底，所述辅助衬底上至少包括缺陷消除结构、所述缺陷消除结构之上外延层及所述外延层之上的钝化层，所述支撑衬底上至少包括掩埋介质层；将所述辅助衬底键合到所述支撑衬底上；去除所述辅助衬底；进行化学机械平坦化CMP直至所述外延层达到指定厚度。2.根据权利要求1所述的方法，其特征在于，形成所述缺陷消除结构包括：在所述辅助衬底上形成具有不少于一个开口的介质层，所述开口的深宽比为：8:1≥深宽比≥1:1，所述开口的周期为0.5-1μm；进行外延生长。3.根据权利要求1所述的方法，其特征在于，形成所述缺陷消除结构包括：在所述辅助衬底上形成具有不少于一个开口的介质层；进行刻蚀形成8:1≥深宽比≥1:1的沟槽或进行刻蚀形成9:1≥深宽比≥2:1的沟槽并去除所述介质层，所述沟槽的周期为0.5-1μm；进行外延生长。4.根据权利要求1所述的方法，其特征在于，所述外延层包括：锗层、硅锗层、锗锡层、三五族化合物半导体层、硅层及其叠层。5.根据权利要求1所述的方法，其特征在于，所述钝化层为高k介质层，包括以下任意一种或多种：三氧化二铝、氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡...

【专利技术属性】
技术研发人员：王桂磊，亨利·H·阿达姆松，罗军，李俊峰，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11