首达模块及判断输入信号到达次序的方法技术

本发明专利技术涉及一种首达模块及判断输入信号到达次序的方法，首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入，每路时序信号输入都主要由非门、三输入与门和二输入或门组成，每路信号的输出都受到所有输入端的影响，单路输入也同样影响每一路信号的输出。将首达模块和一输入时序译码器连接成判断输入信号到达次序的电路，然后再进行输入信号到达次序的判断得到了一种判断输入信号到达次序的方法。本发明专利技术制得的首达模块设计巧妙，具有可扩展性和通用性，本发明专利技术的判断输入信号到达次序的方法操作简单，效率和精度高。

First arrival module and method for judging arrival order of input signal

The invention relates to a method of judging module and the input signal of the arrival order, the first module is coupled control circuit composed of a logic gate circuit, including a chip select signal input and at least two timing signal input, each timing signal input are mainly composed of gate, three input and two output and input or gate, each signal are affected by all the input terminal of the single input also affects the output of each channel signal. The utility model is characterized in that a first arrival module and an input timing decoder are connected into a circuit for judging the order of arrival of an input signal, and then a judgment method for judging the order of arrival of an input signal is obtained by judging the order of arrival of the input signal. The present invention has the advantages of artful design, expansibility and versatility, and the method for judging the order of arrival of the input signal is simple in operation and high in efficiency and precision.

【技术实现步骤摘要】

本专利技术属于现代数字通信系统领域，涉及一种首达模块及判断输入信号到达次序的方法。
技术介绍
20世纪80年代以来，随着大规模集成电路技术和计算机制造技术的长足进步，微型芯片得到蓬勃发展，增长迅速，应用领域广泛。由于微型芯片的集成度高，控制功能强，体积小，功能高速可靠等优点，在工业自动化控制，智能仪器仪表等应用中越来越广泛。在微型芯片中，信号线的个数是有限的，但是外部设备是无穷多的，译码器就是用来解决有限的信号线和无穷多的外设之间的矛盾的。通过使用译码器，微型芯片可以对外围芯片进行分时的读写操作，大幅度扩展了芯片的可操作的外设数目，增强了它的功能。但是现在的译码器都属于逻辑译码器，传统的组合逻辑译码器只能实现n输入2n个输出，译码器设计中从未考虑过输入信号的到达顺序问题。这便使得传统组合逻辑译码器没有充分挖掘输入信号中蕴藏的有效信息，造成了资源的浪费。因此，将输入信号时序判断方法引入译码器的设计中，提出时序译码器，将更充分地利用输入信号线的信息，对设计高性能、高集成度的芯片具有一定的指导意义。译码器是一类多输入多输出组合逻辑电路器件，其可以分为：变量译码和显示译码两类。变量译码器一般是一种较少输入变为较多输出的器件，常见的有n线-2n线译码和8421BCD码译码两类；显示译码器用来将二进制数转换成对应的七段码，一般其可分为驱动LED和驱动LCD两类。变量译码器是一个将n个输入变为2n个输出的多输出端的组合逻辑电路。其中在输入变化的所有组合中，每个输出为1的情况仅一次，由于最小项在真值表中仅有一次为1，所以输出端为输入变量的最小项的组合。故译码器又可以称为最小项发生器电路。然而，传统的组合逻辑译码器只能实现n输入2n个输出，译码器设计中从未考虑过输入信号的到达顺序问题。这便使得传统组合逻辑译码器没有充分挖掘输入信号中蕴藏的有效信息，造成了资源的浪费。近年来，微型芯片技术飞速发展，并在人们的日常生活中占据了很重要的地位。在芯片中通过增强译码器的功能，即用更少的输入信号就能输出更多的片选信号，就能够在相同寻址信号线的情况下，通过时序译码器寻址到更多的地址。这种情况下通过使用时序译码器，寻址性能将大幅度提升。因此，将输入信号时序判断方法引入译码器的设计中，提出时序译码器，将更充分地利用输入信号线的信息，对设计高性能、高集成度的芯片具有一定的指导意义。
技术实现思路
本专利技术的目的是克服现有译码器不能判断输入信号到达次序造成资源浪费的缺点，设计一种由逻辑门电路组成的耦合控制电路，并在此基础上提供一种判断输入信号到达次序的方法。为达到上述目的，本专利技术采用的技术方案为：一种首达模块，所述首达模块是由逻辑门电路组成的耦合控制电路，该控制电路的每一路输出都受到所有输入端的影响，单路输入也同样影响每一路的输出，电路内部互相耦合影响，具有自锁和屏蔽的功能，所述首达模块包括一路片选信号输入和至少两路时序信号输入；对于每路时序信号输入：该信号分别作为非门和三输入与门的输入，所述三输入与门的另外两个输入为二输入或门的输出和片选信号；所述三输入与门的输出为二输入或门的一个输入；当时序信号输入路数n等于2时，所述二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，所述二输入或门的另一个输入为(n-1)输入与门的输出，所述(n-1)输入与门的输入为其它(n-1)路时序信号从非门的输出；每路时序信号最终从每路的三输入与门输出；每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出。作为优选的技术方案：如上所述的一种首达模块，所述时序信号为间隔输入的高电平信号和低电平信号，输入信号为高电平时该信号是有效的输入信号，同时信号有间隔地输入，内部电路才能做出正确的判断。如上所述的一种首达模块，所述片选信号为持续输入的高电平信号，所述片选信号是高电平有效的使能信号，用来控制首达模块的功能是否被执行，当片选信号为高电平信号时，首达模块才能工作，片选信号可以用来打开或关闭该首达模块。如上所述的一种首达模块，所述首达模块是一种耦合控制系统，每路信号输入都有各自的控制器模块、自锁模块和屏蔽模块，所述屏蔽模块的功能是在该通路已经接收到高电平信号的情况下，屏蔽其它通路上后续到达的高电平信号，它既可以使原通路保持原有的输出，也可以屏蔽其它通路上随后到达的高电平信号；所述自锁模块是一种反馈，它在原通路信号首达并输出有效译码信号的情况下可以锁定该通路的输出；所述的耦合控制系统的功能是将首达模块中的主动自锁和事后屏蔽功能进行协调控制，首达信号到达时自锁模块起作用，锁定该通道的输出，而屏蔽模块则在其他通道输入高电平信号的情况下屏蔽和首达通道之间的干扰。如上所述的一种首达模块，所述首达模块有(n+1)个信号输入，包含n路时序信号输入和一路片选信号输入；同时它也有(n+1)个输出信号，包含n路时序信号各自首达有效的输出和一个全局输入为低时的输出；所述全局输入为低是指n路时序信号为低电平信号，片选信号为高电平信号。本专利技术还提供了一种判断输入信号到达次序的方法，所述判断输入信号到达次序的方法首先将首达模块和一输入时序译码器连接成判断输入信号到达次序的电路，然后进行输入信号到达次序的判断；所述一输入时序译码器包括一路片选信号输入和一路时序信号输入，所述时序信号和片选信号作为时序信号输入电路中二输入与门的两个输入，所述时序信号从非门的输出和片选信号作为片选信号输入电路中二输入与门的两个输入，每路信号最终从每路的二输入与门输出；所述判断输入信号到达次序的电路的连接方式为：n输入首达模块的每个输出端分别与一个(n-1)输入首达模块的片选信号输入电路连接，其它(n-1)个输出端对应的输入端分别与该(n-1)输入首达模块的(n-1)个时序信号输入电路连接，依照此规律将不同首达模块按照输入信号路数n的大小顺序排列，当连接到2输入首达模块时，2输入首达模块的每个输出端分别与一个一输入时序译码器的片选信号输入电路和时序信号输入电路连接，另一输出端对应的输入端与该一输入时序译码器的时序信号输入电路连接，另一输出端对应的输入端通过非门电路与该一输入时序译码器的片选信号输入电路连接；所述输入信号到达次序的判断的步骤为：将n个输入信号和1个片选信号分别通过时序信号输入电路和片选信号输入电路输入n输入首达模块中，n输入首达模块被启动后判断并输出n个输入信号中首先到达的信号；所述n个输入信号中首先到达的信号作为一个(n-1)输入首达模块的片选信号输入，启动该(n-1)输入首达模块，其他未输出的(n-1)个输入信号作为该(n-1)输入首达模块的时序信号输入，(n-1)输入首达模块判断并输出(n-1)个输入信号中首先到达的信号；依照此规律首达模块依次判断出n、(n-1)、(n-2)...2个输入信号中首先到达的信号；最后与2输入首达模块连接的一输入时序译码器判断出最后到达的信号，这样逐级判断信号的相对到达顺序，就可以确定出信号的到达次序，一输入时序译码器的每个输出端口就对应n个输入信号的特定到达次序。如上所述的判断输入信号到达次序的方法，所述输入信号为时序信号，输入信号有间隔地输入到时序译码器中，器件才能正确地译码。如上所述的判断输入信本文档来自技高网...

【技术保护点】
一种首达模块，其特征是：所述首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入；对于每路时序信号输入：该信号分别作为非门和三输入与门的输入，所述三输入与门的另外两个输入为二输入或门的输出和片选信号；所述三输入与门的输出为二输入或门的一个输入；当时序信号输入路数n等于2时，所述二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，所述二输入或门的另一个输入为(n‑1)输入与门的输出，所述(n‑1)输入与门的输入为其它(n‑1)路时序信号从非门的输出；每路时序信号最终从每路的三输入与门输出；每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出。

【技术特征摘要】
1.一种首达模块，其特征是：所述首达模块是由逻辑门电路组成的耦合控制电路，包括一路片选信号输入和至少两路时序信号输入；对于每路时序信号输入：该信号分别作为非门和三输入与门的输入，所述三输入与门的另外两个输入为二输入或门的输出和片选信号；所述三输入与门的输出为二输入或门的一个输入；当时序信号输入路数n等于2时，所述二输入或门的另一个输入为相邻路时序信号从非门的输出；当时序信号输入路数n大于2时，所述二输入或门的另一个输入为(n-1)输入与门的输出，所述(n-1)输入与门的输入为其它(n-1)路时序信号从非门的输出；每路时序信号最终从每路的三输入与门输出；每路时序信号从非门的输出和片选信号作为(n+1)输入与门的输入，并从(n+1)输入与门中输出。2.根据权利要求1所述的一种首达模块，其特征在于，所述时序信号为间隔输入的高电平信号和低电平信号。3.根据权利要求1所述的一种首达模块，其特征在于，所述片选信号为持续输入的高电平信号。4.一种采用权利要求1～3任一项的首达模块判断输入信号到达次序的方法，其特征是：所述判断输入信号到达次序的方法首先将首达模块和一输入时序译码器连接成判断输入信号到达次序的电路，然后进行输入信号到达次序的判断；所述一输入时序译码器包括一路片选信号输入和一路时序信号输入，所述时序信号和片选信号作为时序信号输入电路中二输入与门的两个输入，所述时序信号从非门的输出和片选信号作为片选信号输入电路中二输入与门的两个输入，每路信号最终从每路...

【专利技术属性】
技术研发人员：丁永生，屈云豪，任立红，
申请(专利权)人：东华大学，
类型：发明
国别省市：上海;31