基于CPLD的超低相噪频率发生装置制造方法及图纸

本实用新型专利技术提供一种基于CPLD的超低相噪频率发生装置，包括：第一级锁相环单元及连接于所述第一级锁相环单元的第二级锁相环单元，所述第一级锁相环单元包括：依次连接的频率预处理电路、CPLD、环路滤波器、压控振荡器及带通滤波器，所述压控振荡器的输出端连接于CPLD的反馈输入端，所述第二级锁相环单元包括集成VCO的锁相环芯片，所述带通滤波器的输出端连接于所述集成VCO的锁相环芯片。本实用新型专利技术基于CPLD的超低相噪频率发生装置降低了杂散和相位噪声，满足了卫星通信所要求的标准，而且具有成本低、功耗低、面积小的优点。

【技术实现步骤摘要】

本技术涉及卫星通信
，具体涉及一种基于CPLD的超低相噪频率发生装置。
技术介绍
在卫星通信领域，尤其是VSAT通信系统(VSAT，VerySmallApertureTerminal，甚小口径卫星通信终端，通常中指终端天线口径在1.2米-2.8米左右的卫星通信地球站)中，地面终端站(BUC或者ODU)往往需要使用外部10MHz参考信号作为本振的参考信号，通过采用外部参考时钟的地面终端站达到满足VSAT系统同步要求，其中，室内单元(IDU)通常通过一个同轴接口将L波段中频信号、外部10MHz参考信号(对于小功率的ODU，该接口也包括了供电电源信号)输入到室外单元(ODU)。此外，采用外部参考信号也可以实现对于室外单元(ODU)的开关，即通过室内单元(IDU)关断送给室外单元(ODU)的参考时钟，导致室外单元(ODU)的本振失锁，用失锁信号关断室外单元(ODU)的功放，反之通过室内单元(IDU)开启送给室外单元(ODU)的参考时钟亦可以实现对室外单元(ODU)的开启。然而，上述使用外部参考信号作为本振的参考信号的方法有一个无法回避的问题，由于锁相环对于参考时钟相噪存在20*logN(N为锁相环输出频率/鉴相频率；鉴相频率≤参考时钟)的恶化关系，外部参考信号一般使用10MHz，而Ku频段和Ka频段的卫星通信频段所用本振的信号通常是13.05GHz和27.7GHz，两者相位噪声会恶化至少62dB，这样导致卫星系统的杂散和相位噪声较大，无法满足卫星通信所要求的标准。
技术实现思路
技术问题有鉴于此，本技术实施例提供基于CPLD的超低相噪频率发生装置，解决的技术问题为现有地面终端站直接使用外部10MHz参考信号作为本振的参考信号，容易导致卫星系统的杂散和相位噪声较大，无法满足卫星通信所要求的标准。本技术提供一种基于CPLD的超低相噪频率发生装置，包括：第一级锁相环单元及连接于所述第一级锁相环单元的第二级锁相环单元，所述第一级锁相环单元包括：依次连接的频率预处理电路、CPLD、环路滤波器、压控振荡器及带通滤波器，所述压控振荡器的输出端连接于CPLD的反馈输入端，所述第二级锁相环单元包括集成VCO的锁相环芯片，所述带通滤波器的输出端连接于所述集成VCO的锁相环芯片。优选地，所述频率预处理电路为由放大器构成限幅放大电路。优选地，所述CPLD包括第一分频模块、第二分频模块及鉴相模块，所述第一分频模块的输入端连接于频率预处理电路的输出端，所述第二分频模块的输入端作为CPLD的反馈输入端连接于压控振荡器的输出端，所述第一分频模块的输出端及第二分频模块的输出端均连接于鉴相模块的输入端，所述鉴相模块的输出端通过环路滤波器连接于压控振荡器的输入端。优选地，所述压控振荡器包括依次连接的变容二极管、晶体、晶体驱动器及功分器，所述变容二极管连接于环路滤波器，所述功分器的输出端分别连接于带通滤波器及第二分频模块。优选地，所述带通滤波器为高矩形系数的高斯滤波器拓扑。优选地，所述第二级锁相环单元还包括连接于集成VCO的锁相环芯片的外部环路滤波器。优选地，所述集成VCO的锁相环芯片分频为64分频。采用上述技术方案，本技术至少可取得下述技术效果：本技术基于CPLD的超低相噪频率发生装置降低了杂散和相位噪声，满足了卫星通信所要求的标准，而且具有成本低、功耗低、面积小的优点。附图说明为了更清楚地说明本技术实施例中的技术方案，下面将对本技术实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本技术实施例的内容和这些附图获得其他的附图。图1是本实施例所述的基于CPLD的超低相噪频率发生装置的结构示意图；图2是图1中压控振荡器的结构示意图。贯穿附图，应该注意的是，相似的标号用于描绘相同或相似的元件、特征和结构。具体实施方式提供以下参照附图的描述来帮助全面理解由权利要求及其等同物限定的本公开的各种实施例。以下描述包括帮助理解的各种具体细节，但是这些细节将被视为仅是示例性的。因此，本领域普通技术人员将认识到，在不脱离本公开的范围和精神的情况下，可对本文所述的各种实施例进行各种改变和修改。另外，为了清晰和简洁，公知功能和构造的描述可被省略。以下描述和权利要求书中所使用的术语和词汇不限于文献含义，而是仅由技术人用来使本公开能够被清晰和一致地理解。因此，对于本领域技术人员而言应该明显的是，提供以下对本公开的各种实施例的描述仅是为了示例性目的，而非限制由所附权利要求及其等同物限定的本公开的目的。应该理解，除非上下文明确另外指示，否则单数形式也包括复数指代。因此，例如，对“组件表面”的引用包括对一个或更多个这样的表面的引用。请参阅图1，图1是本实施例所述的基于CPLD的超低相噪频率发生装置的结构示意图。本实施例所述的基于CPLD的超低相噪频率发生装置，其用于产生卫星通信系统本振参考信号，所述装置包括：第一级锁相环单元100及连接于所述第一级锁相环单元100的第二级锁相环单元200，所述第一级锁相环单元100包括：依次连接的频率预处理电路101、CPLD(ComplexProgrammableLogicDevice，复杂可编程逻辑器件)103、环路滤波器105、压控振荡器(VCXO，VoltageControlledXtal(Crystal)Oscillator)107及带通滤波器109，所述压控振荡器107的输出端连接于CPLD103的反馈输入端，所述第二级锁相环单元200包括集成VCO的锁相环芯片201，所述带通滤波器109的输出端连接于所述集成VCO的锁相环芯片201。其中，所述频率预处理电路101用于将输入的第一正弦波信号(外部时钟参考信号)转换成第一方波信号，本实施例中，所述外部时钟参考信号为10MHz标准正弦波，即所述第一正弦波信号为10MHz标准正弦波信号，所述频率预处理电路101为由放大器构成限幅放大电路，所述10MHz标准正弦波信号作为参考信号，经过频率预处理电路101后，转换为频率不变的第一方波信号，以使CPLD103可以正确的识别参考信号的上升沿和下降沿，即所述第一方波信号与第一正弦波信号的频率相同。所述CPLD103、环路滤波器105及压控振荡器107构成一锁相环电路，即所述CPLD103包括第一分频模块1032、第二分频模块1034及鉴相模块1036，所述第一分频模块1032的输入端连接于频率预处理电路101的输出端，所述第二分频模块1034的输入端作为CPLD103的反馈输入端连接于压控振荡器107的输出端，所述第一分频模块1032的输出端及第二分频模块1034的输出端均连接于鉴相模块1036的输入端，所述鉴相模块1036的输出端通过环路滤波器105连接于压控振荡器107的输入端。所述第一方波信号及压控振荡器107输出的反馈信号分别通过第一分频模块1032、第二分频模块1034进行分频，并通过鉴相模块1036进行鉴相及环路滤波器105滤波得到控制电压信号，具体为所述CPLD103检测输入的第一方波信号与反馈信号之间的相位差，并将检测出的相位差信号转换成电压信号输出，该电压信本文档来自技高网...

【技术保护点】
一种基于CPLD的超低相噪频率发生装置，其特征在于，包括：第一级锁相环单元及连接于所述第一级锁相环单元的第二级锁相环单元，所述第一级锁相环单元包括：依次连接的频率预处理电路、CPLD、环路滤波器、压控振荡器及带通滤波器，所述压控振荡器的输出端连接于CPLD的反馈输入端，所述第二级锁相环单元包括集成VCO的锁相环芯片，所述带通滤波器的输出端连接于所述集成VCO的锁相环芯片。

【技术特征摘要】
1.一种基于CPLD的超低相噪频率发生装置，其特征在于，包括：第一级锁相环单元及连接于所述第一级锁相环单元的第二级锁相环单元，所述第一级锁相环单元包括：依次连接的频率预处理电路、CPLD、环路滤波器、压控振荡器及带通滤波器，所述压控振荡器的输出端连接于CPLD的反馈输入端，所述第二级锁相环单元包括集成VCO的锁相环芯片，所述带通滤波器的输出端连接于所述集成VCO的锁相环芯片。2.如权利要求1所述基于CPLD的超低相噪频率发生装置，其特征在于，所述频率预处理电路为由放大器构成限幅放大电路。3.如权利要求2所述基于CPLD的超低相噪频率发生装置，其特征在于，所述CPLD包括第一分频模块、第二分频模块及鉴相模块，所述第一分频模块的输入端连接于频率预处理电路的输出端，所述第二分频模块的输入端作为CPLD的反馈输入端连接于压控振...

【专利技术属性】
技术研发人员：刘谦，金曙晨，郎超，张加坤，郑斌，
申请(专利权)人：航天恒星科技有限公司，
类型：新型
国别省市：北京;11