半导体装置制造方法及图纸

存储单元(101)包含：存储晶体管(10A)，其具有沟道长度L1和沟道宽度W1；以及多个选择晶体管(10B)，其各自与存储晶体管串联电连接且独立地具有沟道长度L2和沟道宽度W2，存储晶体管和多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层(7A)，存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，沟道长度L2大于沟道长度L1。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，特别是涉及具备存储晶体管和选择晶体管的半导体装置。
技术介绍
作为能用作ROM(ReadOnlyMemory：只读存储器)的存储元件，以往已提出使用具有晶体管结构的元件。例如，专利文献1公开了在与通常的逻辑LSI工艺中采用的配线结构相同的多晶硅/硅化物/硅氮化膜的层叠结构中具备阴极和阳极两个端子的eFuse(ElectronicFuse：电子保险丝)。通过使大电流流到该eFuse，将eFuse加热，使得两个端子间的电阻值发生变化。专利文献1未公开将eFuse用作存储单元的技术，但公开了将2个晶体管(选择晶体管)与eFuse串联连接而流过大电流的构成。另外，专利文献2公开了电可编程的熔断元件。公开了将该熔断元件与2个MOS晶体管(选择晶体管)串联连接而进行编程(写入)和读出的动作的构成。另一方面，本申请的申请人在专利文献3中提出了与以往相比能降低消耗功率的新型的存储晶体管。在该存储晶体管中，活性层(沟道)使用了金属氧化物半导体。该存储晶体管利用由漏极电流产生的焦耳热，能与栅极电压无关且不可逆地变为表现出欧姆特性的电阻体状态。当使用这种存储晶体管时，能使用于写入的电压比专利文献1、2中的电压低，能够降低消耗功率。另外，专利文献3记载了包括1个存储晶体管和1个选择晶体管的存储单元。另外，记载了将存储晶体管形成于例如液晶显示装置的有源矩阵基板的情况。>此外，在本申请说明书中，将使该存储晶体管的金属氧化物半导体变为电阻体状态的动作称为“写入动作”。另外，该存储晶体管在写入后，金属氧化物半导体成为电阻体，因此，不会作为晶体管进行动作。然而，在本申请说明书中，在变为电阻体后也称为“存储晶体管”。同样地，在变为电阻体后，也使用构成晶体管结构的栅极电极、源极电极、漏极电极、沟道区域等呼称。现有技术文献专利文献专利文献1:美国专利申请公开第2009/0179302号说明书专利文献2:特开2010-211839号公报专利文献3:国际公开第2013/080784号
技术实现思路
专利技术要解决的问题在具备存储晶体管的有源矩阵基板等半导体装置中，希望进一步提高存储晶体管的写入速度。本专利技术的专利技术人进行了研究后，有了以下发现。在专利文献1和2中，在写入时，熔断元件与2个选择晶体管串联连接，因此，在这些选择晶体管中也会消耗功率，导致无法在熔断元件产生足够的写入功率。其结果是，向熔断元件的写入速度会下降。特别是，串联连接的选择晶体管的数量越增加，则越受到由写入动作所致的选择晶体管的劣化的影响而难以提高写入速度。另外，在专利文献1和2中，在读出时的电流路径中存在写入时所使用的选择晶体管，因此，写入动作时流过的电流有可能导致选择晶体管的特性劣化而电流电压特性发生变动。由此，在读出动作时，有如下可能：来自熔断元件的读出电流下降，对传感放大器(Senseamplifier)的输出电压不稳定，读出动作余量下降。另外，在专利文献3的存储晶体管中，当将写入时施加到存储晶体管的漏极-源极间的电压(写入电压)设定得较大时，能够提高写入速度。然而，在向存储晶体管写入时，写入的电流路径中存在的选择晶体管的特性有可能变动。这可能成为致使半导体装置的可靠性下降的因素。本专利技术的实施方式的目的在于，既确保半导体装置的可靠性，又提高存储晶体管的写入速度。用于解决问题的方案本专利技术的实施方式的半导体装置具备至少1个存储单元。上述至少1个存储单元包含：存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，上述第2沟道长度L2大于上述第1沟道长度L1。在某实施方式中，上述多个选择晶体管相互并联电连接，共用同一栅极控制线。在某实施方式中，上述第2沟道宽度W2小于上述第1沟道宽度W1。在某实施方式中，上述多个选择晶体管的上述第2沟道宽度W2与上述第2沟道长度L2之比W2/L2小于上述存储晶体管的上述第1沟道宽度W1与上述第1沟道长度L1之比W1/L1。在某实施方式中，上述多个选择晶体管各自的上述第2沟道宽度W2的总和大于上述存储晶体管的上述第1沟道宽度W1。在某实施方式中，上述存储晶体管由基板支撑，上述存储晶体管具有：栅极电极；栅极绝缘膜，其覆盖上述栅极电极；上述活性层，其配置在上述栅极绝缘膜上；源极电极，其以与上述活性层的一部分接触的方式配置在上述活性层上；以及漏极电极，其以与上述活性层的另一部分接触的方式配置在上述活性层上，在从上述基板的法线方向看时，上述活性层中的隔着上述栅极绝缘膜与上述栅极电极重叠且位于上述源极电极与上述漏极电极之间的部分具有U字形状。在某实施方式中，上述氧化物半导体膜是In-Ga-Zn-O系半导体膜。在某实施方式中，上述In-Ga-Zn-O系半导体膜包含结晶质部分。在某实施方式中，上述存储晶体管和上述多个选择晶体管是薄膜晶体管。在某实施方式中，上述存储晶体管是上述半导体状态的存储晶体管S和上述电阻体状态的存储晶体管R中的一方。在某实施方式中，上述至少1个存储单元是多个存储单元，在上述多个存储单元的一部分中上述存储晶体管是上述存储晶体管S，在上述多个存储单元的另一部分中上述存储晶体管是上述存储晶体管R。在某实施方式中，在上述存储晶体管S中，在漏极-源极间电压的绝对值为0.1V以上10V以下的范围内，存在将漏极电流Ids的值除以上述沟道宽度W1而得到的值Ids/W1的绝对值为1×10-14A/μm以下的栅极-源极间电压的电压范围，在上述存储晶体管R中，在漏极-源极间电压的绝对值为0.1V以上10V以下的范围内，即使是在将栅极-源极间电压设定为上述电压范围内的情况下，将漏极电流Ids的值除以上述沟道宽度W1而得到的值Ids/W1的绝对值也与上述漏极-源极间电压相应地变化，成为1×10-11A/μm以上。在某实施方式中，上述至少1个存储单元是单体的存储单元且包含上述存储晶体管S，通过上述存储晶体管S本文档来自技高网...

【技术保护点】
一种半导体装置，至少具备1个存储单元，其特征在于，上述至少1个存储单元包含：存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；以及多个选择晶体管，其各自与上述存储晶体管串联电连接，且独立地具有第2沟道长度L2和第2沟道宽度W2，上述存储晶体管和上述多个选择晶体管各自具有由共同的氧化物半导体膜形成的活性层，上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状态的晶体管，上述第2沟道长度L2大于上述第1沟道长度L1。

【技术特征摘要】
【国外来华专利技术】2013.10.11 JP 2013-2139351.一种半导体装置，至少具备1个存储单元，其特征在于，
上述至少1个存储单元包含：
存储晶体管，其具有第1沟道长度L1和第1沟道宽度W1；
以及
多个选择晶体管，其各自与上述存储晶体管串联电连接，
且独立地具有第2沟道长度L2和第2沟道宽度W2，
上述存储晶体管和上述多个选择晶体管各自具有由共同的氧
化物半导体膜形成的活性层，
上述存储晶体管是能从漏极电流Ids依赖于栅极电压Vg的半导
体状态不可逆地变为漏极电流Ids不依赖于栅极电压Vg的电阻体状
态的晶体管，
上述第2沟道长度L2大于上述第1沟道长度L1。
2.根据权利要求1所述的半导体装置，其中，
上述多个选择晶体管相互并联电连接，共用同一栅极控制线。
3.根据权利要求2所述的半导体装置，其中，
上述第2沟道宽度W2小于上述第1沟道宽度W1。
4.根据权利要求2所述的半导体装置，其中，
上述多个选择晶体管的上述第2沟道宽度W2与上述第2沟道长
度L2之比W2/L2小于上述存储晶体管的上述第1沟道宽度W1与上
述第1沟道长度L1之比W1/L1。
5.根据权利要求2所述的半导体装置，其中，
上述多个选择晶体管各自的上述第2沟道宽度W2的总和大于
上述存储晶体管的上述第1沟道宽度W1。
6.根据权利要求1至5中的任一项所述的半导体装置，其中，
上述存储晶体管由基板支撑，
上述存储晶体管具有：
栅极电极；
栅极绝缘膜，其覆盖上述栅极电极；
上述活性层，其配置在上述栅极绝缘膜上；
源极电极，其以与上述活性层的一部分接触的方式配置在

\t上述活性层上；以及
漏极电极，其以与上述活性层的另一部分接触的方式配置
在上述活性层上，
在从上述基板的法线方向看时，上述活性层中的隔着上述栅极
绝缘膜与上述栅极电极重叠且位于上述源极电极与上述漏极电极
之间的部分具有U字形状。
7.根据权利要求1至6中的任一项所述的半导体装置，其中，
上述氧化物半导体膜是In-Ga-Zn-O系半导体膜。
8.根据权利要求7所述的半导体装置，其中，
上述In-Ga-Zn-O系半导体膜包含结晶质部分。
9.根据权利要求1至8中的任一项所述的半导体装置，其中，
上述存储晶体管和上述多个选择晶体管是薄膜晶体管。
10.根据权利要求1至9中的任一项所述的半导体装置，其中，
上述存储晶体管是上述半导体状态的存储晶体管S和上述电阻
体状态的存储晶体管R中的一方。
11.根据权利要求10所述的半导体装置，其中，
上述至少1个存储单元是多个存储单元，在上述多个存储单元
的一部分中上述存储晶体管是上述存储晶体管S，在上述多个存储
单元的另一部分中上述存储晶体管是上述存储晶体管R。
12.根据权利要求10或11所述的半导体装置，其中，
在上述存储晶体管S中，在漏极-源极间电压的绝对值为0.1V以
上10V以下的范围内，存在将漏极电流Ids的值除以上述沟道宽度
W1而得到的值Ids/W1的绝对值为1×10-14A/μm以下的栅极-源极间
电压的电压范围，
在上述存储晶体管R中，在漏极-源极间电压的绝对值为0.1V以
上10V以下的范围内，即使是在将栅极-源极间电压设定为上述电压
范围内的情况下，将漏极电流Ids的值除以上述沟道宽度W1而得到
的值Ids/W1的绝对值也与上述漏极-源极间电压相应地变化，成为1
×10-11A/μm以上。
13.根据权利要求10或12所述的半导体装置，其中，
上述至少1个存储单元是单体的存储单元且包含上述存储晶体
管S，
通过上述存储晶体管S与上述多个选择晶体管的连接形成内部
节点，
在上述存储晶体管S为导通状态时，若将上述多个选择晶体管
的栅极电压设为高电平的电压VH，则从上述内部节点输出低电平
的电压VL，若将上述多个选择晶体管的栅极电压设为低电平的电...

【专利技术属性】
技术研发人员：上田直树，加藤纯男，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：日本;JP