电子器件制造技术

本披露涉及电子器件。一种电子器件包括脉冲锁存电路，该脉冲锁存电路被配置成用于基于接收到脉冲信号来将数据输入信号锁存至输出端。脉冲发生电路被配置成用于将该数据输入信号与该脉冲锁存电路的该输出端处的输出信号进行比较并且响应于时钟信号基于该数据输入信号与该输出信号之间的失配生成该脉冲信号。

Electronic device

This disclosure relates to electronic devices. An electronic device includes a pulse latch circuit configured to latch the data input signal to the output terminal based on the received pulse signal. The pulse generating circuit is configured to output signal of the input signal and the pulse latch circuit at the output end of the comparison and in response to the clock signal between the input signal and the data based on the output signal of the pulse signal generating mismatch.

【技术实现步骤摘要】

本披露涉及电子器件领域，并且更具体地涉及低功耗触发器。
技术介绍
减少电子器件的功耗在许多应用(如电池供电应用)中是非常令人期望的。电子器件的大量功耗是由于晶体管的开关引起。因此，减少电子器件中的晶体管完成的开关量同时仍然实现所期望的设计目标的方式是令人期望的。举例来讲，触发器用于各种电路(如寄存器)中。常规触发器由通过时钟信号触发的两个锁存器形成。然而，当某些触发器的输入和输出还没有从前一个时钟周期变化时，触发器的触发不改变输出的状态，但引起晶体管开关并且因此引起过量功耗。因此，触发触发器以便减少开关的方式的进一步发展是令人期望的。
技术实现思路
提供本概述以便引入以下在详细描述中进一步描述的一些概念。本概述不旨在标识所要求保护的主题的关键特征或必要特征也不旨在用作限定所要求保护的主题的范围的辅助内容。本技术的实施例旨在提供一种能够至少部分地解决上述问题的电子器件。一种电子器件包括触发器电路，该触发器电路被配置成用于基于接收到脉冲信号将数据输入信号锁存至输出端。脉冲发生电路被配置成用于将时钟的有源沿处的当前数据输入信号与该触发器电路的该输出端处的先前的输出信号进行比较并且基于输出状态与输入状态之间的失配响应于时钟信号来生成该脉冲信号。该脉冲发生电路包括比较电路，该比较电路被配置成用于接收该数据输入信号和该输出信号并且基于其生成比较信号，其中该比较信号在该数据输入信号和该输出信号失配时具有第一逻辑电平并且在该数据输入信号和该输出信号匹配时具有第二逻辑电平。比较输出电路被配置成用于基于该比较信号响应于该时钟信号生成比较输出，其中该比较输出在该比较信号具有该第一逻辑电平时具有该第一逻辑电平并且在该比较信号具有该第二逻辑电平时具有该第二逻辑电平。该比较电路包括：第一逻辑电路，该第一逻辑电路具有与该输出信号和该数据输入信号的补码耦合的多个输入端；第二逻辑电路，该第二逻辑电路具有与该输出信号的补码和该数据输入信号耦合的多个输入端；以及比较节点，该比较节点与这些第一和第二逻辑电路的多个输出端耦合。该第一逻辑电路包括第一PMOS晶体管，该第一PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与输出信号耦合的栅极端子。第二PMOS晶体管具有与该第一PMOS晶体管的该漏极端子耦合的源极端子、与该比较节点耦合的漏极端子以及与该数据输入信号的该补码耦合的栅极端子。该第二逻辑电路包括：第三PMOS晶体管，该第三PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与该输出信号的该补码耦合的栅极端子；第四PMOS晶体管，该第四PMOS晶体管具有与该第三PMOS晶体管的该漏极端子耦合的源极端子、与该比较节点耦合的漏极端子以及与该数据输入信号耦合的栅极端子。该比较输出电路包括第五PMOS晶体管，该第五PMOS晶体管具有被耦合成用于接收该比较信号的源极端子、与节点耦合的漏极端子以及与该时钟信号耦合的栅极端子。该脉冲发生电路还包括第一开关电路，该第一开关电路被配置成用于接收该比较输出和该时钟信号并且基于其生成第一开关输出，该第一开关输出基于该比较输出具有该第一逻辑电平而具有该第二逻辑电平。该第一开关电路包括：第一NMOS晶体管，该第一NMOS晶体管具有与该第一开关输出耦合的漏极端子、源极端子以及与该时钟信号耦合的栅极端子；以及第二NMOS晶体管，该第二NMOS晶体管具有与该第一NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收该比较输出的栅极端子。该脉冲发生电路还包括输出电路，该输出电路被配置成用于接收第一开关输出并且基于其并响应于该时钟信号生成该脉冲信号，该脉冲信号基于该第一开关输出具有该第二逻辑电平而具有该第一逻辑电平。该输出电路包括：第六PMOS晶体管，该第六PMOS晶体管具有与电源电压耦合的源极端子、与脉冲信号节点耦合的漏极端子以及被耦合成用于接收该第一开关输出的栅极端子；以及第十二NMOS晶体管，该第十二NMOS晶体管具有与该脉冲信号节点耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收该第一开关输出的栅极端子。该脉冲发生电路还包括脉冲停止电路，该脉冲停止电路被配置成用于基于该数据输入信号和该输出信号匹配响应于该脉冲信号具有该第一逻辑电平通过使该比较输出放电来引起该脉冲信号转变。该脉冲停止电路包括：第二开关电路，该第二开关电路具有与该时钟信号和该第一开关输出耦合的多个输入端并且被配置成用于基于该第一开关输出具有第二逻辑电平响应于该时钟信号来使该比较输出放电；第三开关电路，该第三开关电路具有与该数据输入信号和该输出信号耦合的多个输入端并且被配置成用于基于该数据输入信号和该输出信号具有该第二逻辑电平来使该比较输出放电；第四开关电路，该第四开关电路具有与该数据输入信号的补码和该输出信号的补码耦合的多个输入端并且被配置成用于基于该数据输入信号的该补码和该输出信号的该补码具有该第一逻辑电平来使该比较输出放电；以及脉冲停止晶体管，该脉冲停止晶体管被配置成用于基于该脉冲信号具有该第一逻辑电平来激活这些第三和第四开关电路。该第二开关电路包括：第三NMOS晶体管，该第三NMOS晶体管具有与节点耦合的漏极端子、源极端子以及与该时钟信号耦合的栅极端子；以及第四NMOS晶体管，该第四NMOS晶体管具有与该第三NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及与该第一开关输出耦合的栅极端子。该脉冲停止晶体管是第五NMOS晶体管，该第五NMOS晶体管与该节点耦合的漏极端子、源极端子以及被耦合用于接收该脉冲信号的栅极端子。该第三开关电路包括：第六NMOS晶体管，该第六NMOS晶体管具有与该第五NMOS晶体管的该源极端子耦合的漏极端子、源极端子以及与该数据输入信号耦合的栅极端子；以及第七NMOS晶体管，该第七NMOS晶体管具有与该第六NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及与该输出信号耦合的栅极端子。该第四开关电路包括：第八NMOS晶体管，该第八NMOS晶体管具有与该第五NMOS晶体管的该源极端子耦合的漏极端子、源极端子以及与该数据输入信号的该补码耦合的栅极端子；以及第九NMOS晶体管，该第九NMOS晶体管具有与该第八NMOS晶体管的该源极端子耦合的漏极端子、与地耦合的源极端子以及与该输出信号的该补码耦合的栅极端子。输出驱动器与该脉冲锁存电路的该输出端耦合。一种电子器件，包括：比较电路，该比较电路被配置成用于接收数据输入信号和锁存输出信号并且基于其生成比较信号，该比较信号在该数据输入信号和该锁存输出信号失配时具有第一信号电平并且在该数据输入信号和该锁存输出信号匹配时具有第二信号电平；比较晶体管，该比较晶体管被配置成用于基于该比较信号响应于时钟信号生成比较输出，该比较输出在该比较信号具有该第一信号电平时具有该第一信号电平并且在该比较信号具有该第二信号电平时具有该第二信号电平；第一开关电路，该第一开关电路被配置成用于接收该比较输出和该时钟信号并且基于其生成第一开关输出，该第一开关输出基于该比较输出具有该第一信号电平而具有该第二信号电平。该电子器件进一步包括输出电路，该输出电路被配置成用于接收该第一开关输出并且基于其并响应于该时钟信号生成脉冲信号，该脉冲信号基于该本文档来自技高网...

【技术保护点】
一种电子器件，其特征在于，包括：脉冲锁存电路，所述脉冲锁存电路被配置成用于基于接收到脉冲信号将数据输入信号锁存至输出端；以及脉冲发生电路，所述脉冲发生电路被配置成用于将所述数据输入信号与所述脉冲锁存电路的所述输出端处的输出信号进行比较、并且响应于时钟信号基于所述数据输入信号与所述输出信号之间的失配生成所述脉冲信号。

【技术特征摘要】
2015.05.21 US 14/718,2041.一种电子器件，其特征在于，包括：脉冲锁存电路，所述脉冲锁存电路被配置成用于基于接收到脉冲信号将数据输入信号锁存至输出端；以及脉冲发生电路，所述脉冲发生电路被配置成用于将所述数据输入信号与所述脉冲锁存电路的所述输出端处的输出信号进行比较、并且响应于时钟信号基于所述数据输入信号与所述输出信号之间的失配生成所述脉冲信号。2.如权利要求1所述的电子器件，其特征在于，所述脉冲发生电路包括：比较电路，所述比较电路被配置成用于接收所述数据输入信号和所述输出信号并且基于其生成比较信号，所述比较信号在所述数据输入信号和所述输出信号失配时具有第一逻辑电平并且在所述数据输入信号和所述输出信号匹配时具有第二逻辑电平；以及比较输出电路，所述比较输出电路被配置成用于基于所述比较信号响应于所述时钟信号生成比较输出，所述比较输出在所述比较信号具有所述第一逻辑电平时具有所述第一逻辑电平并且在所述比较信号具有所述第二逻辑电平时具有所述第二逻辑电平。3.如权利要求2所述的电子器件，其特征在于，所述比较电路包括：第一逻辑电路，所述第一逻辑电路具有与所述输出信号和所述数据输入信号的补码耦合的多个输入端；第二逻辑电路，所述第二逻辑电路具有与所述输出信号的补码和所述数据输入信号耦合的多个输入端；以及比较节点，所述比较节点与所述第一和第二逻辑电路的多个输出端耦合。4.如权利要求3所述的电子器件，其特征在于，所述第一逻辑电路包括：第一PMOS晶体管，所述第一PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与所述输出信号耦合的栅极端子；第二PMOS晶体管，所述第二PMOS晶体管具有与所述第一PMOS晶体管的所述漏极端子耦合的源极端子、与所述比较节点耦合的漏极端子以及与所述数据输入信号的补码耦合的栅极端子。5.如权利要求3所述的电子器件，其特征在于，所述第二逻辑电路包括：第三PMOS晶体管，所述第三PMOS晶体管具有与电源电压耦合的源极端子、漏极端子以及与所述输出信号的所述补码耦合的栅极端子，第四PMOS晶体管，所述第四PMOS晶体管具有与所述第三PMOS晶体管的所述漏极端子耦合的源极端子、与所述比较节点耦合的漏极端子以及与所述数据输入信号耦合的栅极端子。6.如权利要求2所述的电子器件，其特征在于，所述比较输出电路包括第五PMOS晶体管，所述第五PMOS晶体管具有被耦合成用于接收所述比较信号的源极端子、与节点耦合的漏极端子以及与所述时钟信号耦合的栅极端子。7.如权利要求2所述的电子器件，其特征在于，所述脉冲发生电路进一步包括：第一开关电路，所述第一开关电路被配置成用于接收所述比较输出和所述时钟信号并且基于其生成第一开关输出，所述第一开关输出基于所述比较输出具有所述第一逻辑电平而具有所述第二逻辑电平。8.如权利要求7所述的电子器件，其特征在于，所述第一开关电路包括：第一NMOS晶体管，所述第一NMOS晶体管具有与所述第一开关输出耦合的漏极端子、源极端子以及与所述时钟信号耦合的栅极端子；以及第二NMOS晶体管，所述第二NMOS晶体管具有与所述第一NMOS晶体管的所述源极端子耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收所述比较输出的栅极端子。9.如权利要求2所述的电子器件，其特征在于，所述脉冲发生电路进一步包括：输出电路，所述输出电路被配置成用于接收第一开关输出并且基于其并响应于所述时钟信号生成所述脉冲信号，所述脉冲信号基于所述第一开关输出具有所述第二逻辑电平而具有所述第一逻辑电平。10.如权利要求9所述的电子器件，其特征在于，所述输出电路包括：第六PMOS晶体管，所述第六PMOS晶体管具有与电源电压耦合的源极端子、与脉冲信号节点耦合的漏极端子以及被耦合成用于接收所述第一开关输出的栅极端子；以及第十二NMOS晶体管，所述第十二NMOS晶体管具有与所述脉冲信号节点耦合的漏极端子、与地耦合的源极端子以及被耦合成用于接收所述第一开关输出的栅极端子。11.如权利要求9所述的电子器件，其特征在于，所述脉冲发生电路进一步包括脉冲停止电路，所述脉冲停止电路被配置成用于基于所述数据输入信号和所述输出信号匹配响应于所述脉冲信号具有所述第一逻辑电平通过使所述比较输出放电来引起所述脉冲信号转变。12.如权利要求11所述的电子器件，其特征在于，所述脉冲停止电路包括：第二开关电路，所述第二开关电路具有与所述时钟信号和所述第一开关输出耦合的多个输入端并且被配置成用于基于所述第一开关输出具有所述第二逻辑电平响应于所述时钟信号来使所述比较...

【专利技术属性】
技术研发人员：A·K·特里帕希，P·马萨里亚，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：荷兰;NL