考虑到内存访问类型的快取内存替换策略制造技术

本发明专利技术提供一种集合关联快取内存，包括：具有存储组件的阵列，其被布置为M个集合与N个分路；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个集合中的一个集合；其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收；所述阵列的每个有效存储组件具有所述多个预定MAT其中一个相关联的MAT；用于所述多个预定MAT中的每一个MAT的映射，所述映射包括MAT优先级；其中因应于在所述快取内存中未命中的内存访问，所述分配单元:判定出所选定集合的最符合分路和第二符合分路以基于替换策略来做替换；以及当最符合分路的MAT优先级高于第二符合分路的MAT优先级，替换第二符合分路而非最符合分路。

【技术实现步骤摘要】

技术实现思路
本专利技术的一方面提出了一种集合关联快取内存，包括：具有存储组件的阵列，其被布置为M个集合与N个分路；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个集合中的一个集合；其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收；所述阵列的每个有效存储组件具有所述多个预定MAT其中一个相关联的MAT；用于所述多个预定MAT中的每一个MAT的映射，所述映射包括MAT优先级；其中因应于在所述快取内存中未命中的内存访问，所述分配单元:判定出所选定集合的最符合分路和第二符合分路以基于替换策略来做替换；以及当最符合分路的MAT优先级高于第二符合分路的MAT优先级，替换第二符合分路而非最符合分路。本专利技术的另一方面提出了一种用于操作集合关联快取内存的方法，所述集合关联快取内存包括包括具有存储组件的阵列，其被布置为M个集合与N个分路，以及分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个集合中的一个集合，其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收，所述方法包括：为所述阵列的每一个有效的存储组件，存储所述多个预定MAT中的一个关联的MAT:为所述多个预定MAT中的每一个MAT，存储具有MAT优先级的映射；因应于在所述快取内存中未命中的内存访问:判定出所选定集合的最符合分路和第二符合分路以基于替换策略来做替换；以及当最符合分路的MAT优先级高于第二符合分路的MAT优先级，替换第二符合分路而非最符合分路。本专利技术的再一方面提出了一种集合关联快取内存，包括：具有存储组件的阵列，其被布置为M个集合与N个分路；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个集合中的一个集合；用于所述N个集合中的每个集合的关联的替换位，所述替换位被分配单元的替换策略所使用以指出彼此间所选定集合的分路最近的使用情况；其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收；用于所述多个预定MAT中的每一个MAT的具有MAT优先级的映射；其中因应于在所述快取内存中未命中的内存访问，所述分配单元:分配所选定集合的替换分路；以及当所述内存访问的优先级低于阈值，将替换分路插入所述替换位的非最近常用的位置。本专利技术的再一方面提出了一种用于操作集合关联快取内存的方法，所述集合关联快取内存包括包括具有存储组件的阵列，其被布置为M个集合与N个分路，以及分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个集合中的一个集合，其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收，其中所述快取内存还包括用于所述N个集合中的每个集合的关联的替换位，所述替换位被分配单元的替换策略所使用以指出彼此间所选定集合的分路最近的使用情况，所述方法包括：为所述多个预定MAT中的每一个MAT，存储具有MAT优先级的映射；以及因应于在所述快取内存中未命中的内存访问:分配所选定集合的替换分路；以及当所述内存访问的优先级低于阈值，将替换分路插入所述替换位的非最近常用的位置。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明图1为一种集合关联快取内存的方块示意图。图2为映射108，所述映射108将MAT映射到图1的快取内存102的分路子集。图3为图1的快取内存102其部分之更详细方块示意图。图4为一种处理器其运作流程图，所述处理器具有图1的快取内存102。图5为图1的快取内存102其运作流程图。图6为根据本专利技术一实施例之图5的方块504其运作流程图。图7为一种系统其运作流程图，所述系统具有一种处理器，所述处理器具有图1的快取内存102。图8为一种处理器的组件示意图，所述处理器包括图1的快取内存102。图9为图8的处理器其运作流程图，所述处理器具有图1的快取内存102。图10为集合关联快取内存1002之方块示意图。图11为图10的快取内存1002其部分之更详细方块示意图。图12为一种处理器其运作流程图，所述处理器具有图1之快取内存1002。图13为图10的快取内存1002其运作流程图。图14为根据本专利技术之一替代实施例之集合关联快取内存1402之方块示意图。图15为根据本专利技术之一替代实施例之集合关联快取内存1502之方块示意图。图16为图15的快取内存1502其运作流程图。图17为根据本专利技术之一替代实施例之集合关联快取内存1702之方块示意图。图18为图17的快取内存1702其运作流程图。图19为集合关联快取内存1902之方块示意图。图20为根据本专利技术之一实施例之包裹指定符2001和三重包裹指定符2021之方块示意图。图21为图19的快取内存1902其部份更详细之方块示意图。图22A为一种处理器其运作流程图，所述处理器具有图19的快取内存1902。图22B为根据本专利技术之一实施例之图19的快取内存1902其运作流程图。图22C为图19的快取内存1902其方块示意图，所述快取内存1902采用异质替换策略。图22D为根据本专利技术之一实施例之图19的快取内存1902其方块示意图，所述快取内存1902其采用异质替换策略。图22E为根据本专利技术之一实施例之图19的快取内存1902其方块示意图，所述快取内存1902其采用异质替换策略。图23为全关联快取内存2302之方块示意图。图24为根据本专利技术之一实施例之从MATs之一者到图23的阈值2308其映射之示意图。图25为图1的快取内存102其部分之更详细之方块示意图。图26为一种处理器其运作流程图，所述处理器具有图23的快取内存2302。图27为图23的快取内存2302其运作流程图。图28为图23之全关联快取内存2302其运作流程图。图29为根据本专利技术一实施例之从MATs之一者到MAT群组2909的映射2908与从MAT群组2909到阈值2911的映射之示意图。图30为图23的快取内存2302其运作流程图。图31为集合关联快取内存3102之方块示意图。...

【技术保护点】
一种集合关联快取内存，其特征在于，包括：具有存储组件的阵列，其被布置为M个集合与N个分路；分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个集合中的一个集合；其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中所述MAT由所述快取内存所接收；所述阵列的每个有效存储组件具有所述多个预定MAT其中一个相关联的MAT；用于所述多个预定MAT中的每一个MAT的映射，所述映射包括MAT优先级；其中因应于在所述快取内存中未命中的内存访问，所述分配单元:判定出所选定集合的最符合分路和第二符合分路以基于替换策略来做替换；以及当最符合分路的MAT优先级高于第二符合分路的MAT优先级，替换第二符合分路而非最符合分路。

【技术特征摘要】
2014.12.14 IB PCT/IB2014/0032211.一种集合关联快取内存，其特征在于，包括：
具有存储组件的阵列，其被布置为M个集合与N个分路；
分配单元，用以分配所述阵列的存储组件以因应于在所述快取内存中未命中的内存访
问，其中所述内存访问的每一个选取所述M个集合中的一个集合；
其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相关联的MAT，其中
所述MAT由所述快取内存所接收；
所述阵列的每个有效存储组件具有所述多个预定MAT其中一个相关联的MAT；
用于所述多个预定MAT中的每一个MAT的映射，所述映射包括MAT优先级；
其中因应于在所述快取内存中未命中的内存访问，所述分配单元:
判定出所选定集合的最符合分路和第二符合分路以基于替换策略来做替换；以及
当最符合分路的MAT优先级高于第二符合分路的MAT优先级，替换第二符合分路而非最
符合分路。
2.如权利要求1所述的集合关联快取内存，其特征在于，其中所述映射将所述多个MAT
中的每一个MAT映射到多个相互排斥的MAT群组中的一个，其中所述映射更包括用于每个
MAT群组的优先级，其中每个MAT的MAT优先级是其MAT群组的优先级。
3.如权利要求1所述的集合关联快取内存，其特征在于，其中所述多个预定MAT包括以
下列表中的至少三个：
由所述处理器的一硬件预取器所生成的一内存访问；
由一浮点指令所生成的一内存访问；
由一融合微指令所生成的一内存访问；
由一媒体指令所生成的一内存访问；
由一用以修改一内存地址的指令所生成的一内存访问；
由一软件预取指令所生成的一内存访问；
一用以加载一结构描述符的内存访问；
由一用以指定一非暂时数据的指令所生成的一内存访问；
由一用以进行非对齐检查的指令所生成的一内存访问；
由一监控特权级别指令所生成的一内存访问；
由一零扩展产指令所生成的一内存访问；
由一遮照移动指令所生成的一内存访问；
由一堆栈推入指令所生成的一内存访问；以及
由所述处理器的一硬件分页表寻访引擎所生成的一内存访问。
4.一种用于操作集合关联快取内存的方法，所述集合关联快取内存包括包括具有存储
组件的阵列，其被布置为M个集合与N个分路，以及分配单元，用以分配所述阵列的存储组件
以因应于在所述快取内存中未命中的内存访问，其中所述内存访问的每一个选取所述M个
集合中的一个集合，其中每个所述内存访问具有多个预定内存访问类型(MAT)其中一个相
关联的MAT，其中所述MAT由所述快取内存所接收，其特征在于，所述方法包括：
为所述阵列的每一个有效的存储组件，存储所述多个预定MAT中的一个关联的MAT；
为所述多个预定MAT中的每一个MAT，存储具有MAT优先级的映射；
因应于在所述快取内存中未命中的内存访问:
判定出所选定集合的最符合分路和第二符合分路以基于替换策略来做替换；以及
当最符合分路的MAT优先级高于第二符合分路的MAT优先级，替换第二符合分路而非最
符合分路。
5.如权利要求4所述的方法，更包括：
在所述快取内存的操作期间，更新所述映射。
6.如权利要求5所述的方法，更包括：
判定所述处理器上正在运行的程序；以及
更新所述映射以因应于当判定所述处理器上正在运行程序。
7.如权利要求6所述的方法，其特征在于，其中所述映射是由所述程序的离线分析所判
定。
8.如权利要求7所述的方法，其特征在于，其中对所述多个预定MAT中的每一个MAT来
说，包含于所述映射的优先级是基于因应于内存访问而被分配的快取线的平均快取线寿
命。
9.如权利要求9所述的方法，其特征在于，其中对所述多个预定MAT中的每一个MAT来
说，包含于所述映射的优先级是基于因应于内存访问而被...

【专利技术属性】
技术研发人员：罗德尼·E·虎克，柯林·艾迪，道格拉斯·R·瑞德，约翰·麦可·吉尔，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31