一种应用于PLL的低功耗输出分频器制造技术

本发明专利技术公开了一种应用于PLL的低功耗输出分频器，包括：N个分频单元，用于将输入的时钟信号转换为50％占空比的二分频信号；N+1个输出开关，用于将选定的分频信号进行输出并隔离其他未选定的分频信号；逻辑控制电路，用于根据输出要求产生控制输出开关通断的开关控制信号SW[0]～[N]以及控制各分频单元是否工作的重置信号RST[1]～[N]，通过本发明专利技术，实现了一种既能拓展分频数并且功耗低的输出分频器以应用于不同频率的PLL。

【技术实现步骤摘要】

本专利技术涉及一种输出分频器，特别是涉及一种应用于PLL(PhaseLockedLoop，锁相环)的低功耗输出分频器。
技术介绍
模拟电路中广泛地使用锁相环电路，输出分频器应用于锁相环的设计中主要是将VCO的输出信号进行分频，使得输出信号在输入输出I/O可使用的范围内，并且能被仪器测量和评估。其中常见的输出分频器是采用D触发器(DFF)的结构，不仅结构直白简单也能保证分频后信号的占空比为50％。但在传统设计中，如果只需要二分频输出信号，则仅需要第一个DFF工作即可输出CLK[1],但往往后续相连的分频器也在继续分频，导致总功耗较大，造成功耗的浪费。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之目的在于提供一种应用于PLL的低功耗输出分频器，以提供一种既能拓展分频数并且功耗低的输出分频器以应用于不同频率的PLL。为达上述及其它目的，本专利技术提出一种应用于PLL的低功耗输出分频器，包括：N个分频单元，用于将输入的时钟信号转换为50％占空比的二分频信号；N+1个输出开关，用于将选定的分频信号进行输出并隔离其他未选定的分频信号；逻辑控制电路，用于根据输出要求产生控制输出开关通断的开关控制信号SW[0]～[N]以及控制各分频单元是否工作的重置信号RST[1]～[N]。进一步地，每个分频单元的输出负端QB连接至本分频单元的数据输入端D，重置端RST分别连接该重置信号RST[1]～RST[N]，时钟输入端CLK连接输入时钟信号CLKIN，前N-1级分频单元的每个分频单元的输出正端Q输出时钟信号CLK[1]～CLK[N-1]分别连接下一级分频单元的时钟时钟输入端CLK，最后一级分频单元的输出正端Q输出时钟CLK[N]。进一步地，该输入时钟信号CLKIN、输出时钟信号CLK[1]～CLK[N]分别连接至各输出开关的输入端，各输出开关的控制端分别连接输出该开关控制信号SW[0]～[N]。进一步地，各输出开关的输出端连接在一起为该输出分频器的分频输出。进一步地，该逻辑控制电路控制仅让参与有效分频的分频单元工作，而使其他分频单元通过控制重置端信号休息，并且仅输出选中的分频信号。进一步地，该分频单元为D触发器。进一步地，该逻辑控制电路对各输出开关的控制方式为通过开关控制信号仅打开选中的输出开关，其余输出开关关闭。进一步地，该输出分频器采用三级相同的D触发器单元。进一步地，第一个D触发器输出实现了对输入时钟信号CLKIN二分频率的功能，第二个及第三个D触发器对其输入时钟信号进行二分频，实现4，8分频的功能。进一步地，该输出分频器通过逻辑控制电路仅让参与有效分频的D触发器工作，其他D触发器通过控制重置端信号使其休息，并且仅输出选中的分频信号。与现有技术相比，本专利技术一种应用于PLL的低功耗输出分频器实现了一种既能拓展分频数并且功耗低的输出分频器以应用于不同频率的PLL，其实现了仅让参与有效分频的DFF工作，而其他通过控制重置端信号使其休息，并且仅输出选中的分频信号，实现分频器最高效率的工作。附图说明图1为本专利技术一种应用于PLL的低功耗输出分频器的结构示意图；图2为本专利技术较佳实施例中输出分频器的工作示意图；图3为本专利技术具体实施例之输出分频器的结构示意图；图4为本专利技术具体实施例中逻辑控制电路的示意图；图5为本专利技术具体实施例中输出分频器的时序图；图6为本专利技术具体实施例中输出分频器的工作示意图。具体实施方式以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本专利技术的精神下进行各种修饰与变更。图1为本专利技术一种应用于PLL的低功耗输出分频器的结构示意图。如图1所示，本专利技术一种应用于PLL的低功耗输出分频器包括N个分频单元10、N+1个输出开关20以及逻辑控制电路(未示出)。其中，分频单元10通常为D触发器(DFF，DFlipFlop)，用于将输入的时钟信号转换为50％占空比的二分频信号；输出开关20为一般可控开关，用于将选定的分频信号进行输出并隔离其他未选定的分频信号；逻辑控制电路为通用逻辑，用于根据输出要求产生控制输出开关20通断的开关控制信号SW[0]～[N]以及控制分频单元10是否工作的重置信号RST[1]～[N]。图1中T1～TN为分频单元10，S0～SN为输出开关20。每个(T1～TN)分频单元10的输出负端QB连接至本分频单元10的数据输入端D，分频单元T1～TN的重置端RST分别连接重置信号RST[1]～RST[N]，分频单元T1的时钟输入端CLK连接输入时钟信号CLKIN，分频单元T1～T(N-1)的输出正端Q即输出时钟信号CLK[1]～CLK[N-1]分别连接下一级分频单元T2～TN的时钟时钟输入端CLK，分频单元TN的输出正端Q即输出时钟CLK[N]；同时输入时钟信号CLKIN、输出时钟信号CLK[1]～CLK[N]分别连接至输出开关S0～SN的输入端，输出开关S0～SN的控制端分别连接输出开关控制信号SW[0]～[N]，输出开关S0～SN的输出端连接在一起即本专利技术之分频输出VOUT。输出选择信号OD[m:0]连接至逻辑控制电路30的输入端，其输出为输出开关控制信号SW[0]～[N]和重置信号RST[1]～RST[N]，按照表1和表2容易综合出来所需逻辑电路。图2为本专利技术较佳实施例中输出分频器的工作示意图，以下将配合图2、表1及表2进行说明：表1N位DFF重置控制状态表分频数RST[1]RST[2]RST[3]RST[4]RST[5]…RST[N-1]RST[N]111111…11201111…11400111…11800011…111600001…11…00000…112^(N-1)00000012^N00000…00表1中，当分频数为1时，所有分频单元T1～TN的重置信号RST[1]～RST[N]均为高电平“1”，即没有分频单元工作；当分频数为2(21)时，第一分频单元T1的重置信号RST[1]为低电平“0”，其他重置信号RST[2]～RST[N]均为高电平“1”，即仅第一分频单元T1工作；当分频数为4(22)时，第一、第二级分频单元T1、T2的重置信号RST[1]、RST[2]为低电平“0”，其他重置信号RST[3]～RST[N]均为高电平“1”，即第一分频单元T1、第二级分频单元T2工作；由此类推，当分频数为2K时，第一至第K分频单元T1～TK的重置信号RST[1]～RST[K]为低电平“0”，其他重置信号RST[K+1]～RST[N]均为高电平“1”，即第一至第K分频单元T1～TK工作；当分频数为2N时，第一至第N分频单元T1～TN的重置信号RST[1]～RST[N]均为低电平“0”，即第一至第N分频单元T1～TN均工作。表2N位DFF开关选择表分频数1248…2^N道通开关SW[0]SW[1]SW[2]SW[3]SW[N]选择信号CLKINCLK[1]CLK[2]CLK[3]CLK[N]表2中，当分频数为1时，输出开关S0的输出开关控制信号SW[0]为高电平“1”，其他开关S1～SN的输出开关控制信号SW[1]～SW[N]为低本文档来自技高网...

【技术保护点】
一种应用于PLL的低功耗输出分频器，包括：N个分频单元，用于将输入的时钟信号转换为50％占空比的二分频信号；N+1个输出开关，用于将选定的分频信号进行输出并隔离其他未选定的分频信号；逻辑控制电路，用于根据输出要求产生控制输出开关通断的开关控制信号SW[0]～[N]以及控制各分频单元是否工作的重置信号RST[1]～[N]。

【技术特征摘要】
1.一种应用于PLL的低功耗输出分频器，包括：N个分频单元，用于将输入的时钟信号转换为50％占空比的二分频信号；N+1个输出开关，用于将选定的分频信号进行输出并隔离其他未选定的分频信号；逻辑控制电路，用于根据输出要求产生控制输出开关通断的开关控制信号SW[0]～[N]以及控制各分频单元是否工作的重置信号RST[1]～[N]。2.如权利要求1所述的一种应用于PLL的低功耗输出分频器，其特征在于：每个分频单元的输出负端QB连接至本分频单元的数据输入端D，重置端RST分别连接该重置信号RST[1]～RST[N]，时钟输入端CLK连接输入时钟信号CLKIN，前N-1级分频单元的每个分频单元的输出正端Q输出时钟信号CLK[1]～CLK[N-1]分别连接下一级分频单元的时钟时钟输入端CLK，最后一级分频单元的输出正端Q输出时钟CLK[N]。3.如权利要求2所述的一种应用于PLL的低功耗输出分频器，其特征在于：该输入时钟信号CLKIN、输出时钟信号CLK[1]～CLK[N]分别连接至各输出开关的输入端，各输出开关的控制端分别连接输出该开关控制信号SW[0]～[N]。4.如权利要求3所述的一种应用于PLL的低功耗输出分频器...

【专利技术属性】
技术研发人员：陈璐，张宁，顾文涛，王志利，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31