存储器元件及其制作方法技术

本发明专利技术提供了一种存储器元件及其制作方法。其中，一种立体NAND闪存，包括偶数和奇数导电条带堆叠结构。导电条带堆叠结构中的一些导电条带件构来作为字线。多个数据存储结构位于偶数和奇数导电条带堆叠结构的侧壁上。多个主动柱状体包括多个偶数和奇数半导体薄膜，位于数据存储结构上，且在底部端彼此连接，藉以使这些半导体薄膜具有U形电流通道。一个偶数焊垫连接位于偶数导电条带堆叠结构上的偶数半导体薄膜；一个奇数焊垫连接位于奇数导电条带堆叠结构上的奇数半导体薄膜。一条参考线片段连接至偶数焊垫。一个跨平面层连接器连接奇数焊垫。一条位线段与跨平面层连接器接触。

【技术实现步骤摘要】

本专利技术是有关于一种存储器元件。特别是有关于一种立体存储器阵列，其位线和共同源极线被排列来提供简单的布线结构。
技术介绍
随着集成电路的关键尺寸被微缩至一般存储单元技术的极限。设计者寻求以多层存储单元堆叠(stackmultiplelevelsofmemorycells)技术来取得较大的存储容量(storagecapacity)以及较低的位成本(costsperbit)。例如，Laietal.，“AMulti-LayerStackableThin-FilmTransistor(TFT)NAND-TypeFlashMemory，”IEEEInt′lElectronDevicesMeeting，11-13Dec.2006以及Jungetal.，“ThreeDimensionallyStackedNANDFlashMemoryTechnologyUsingStackingSingleCrystalSiLayersonILDandTANOSStructureforBeyond30nmNode，”IEEEInt′lElectronDevicesMeeting，11-13Dec.2006提出将薄膜晶体管技术应用于电荷捕捉存储器技术中。Katsumataetal.，“Pipe-shapedBiCSFlashMemorywith16StackedLayersandMulti-Level-CellOperationforUltraHighDensityStorageDevices，”2009SymposiumonVLSITechnologyDigestofTechnicalPapers，2009.则提出另一种结构，提供一种应用电荷捕捉存储器技术的NAND存储单元。Katsumataetal所描述的结构包括一个垂直NAND栅极，并使用硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)的电荷捕捉技术，在每一个栅极/垂直通道介面(gate/verticalchannelinterface)上形成存储位(memorysites)。此一存储器结构是以一个柱状的半导体材料作为基础，用来作为NAND栅极的垂直通道、邻接基材的下方选择栅极(lowerselectgate)以及位于顶部的上方选择栅极(upperselectgate)。多条使用平面字线层所构成的水平字符(horizontalwordlines)与该柱状半导体材料交叉，藉以在每一层中形成所谓的栅极围绕式(gate-all-around)存储单元。Katsumataetal指出此一结构可采用多位写入(multiple-bit-per-cellprogramming)技术来实施。多位写入技术需要对数以千计的控制电压作精细的控制，这使得读取和写入干扰特性变得更加重要。因此，立体快闪技术即便具有高存储密度，但是其存储密度仍然有所限制。由于复杂的后端布线backendoflineroutings(BEOLroutings)，使得低合格率和高成本成为制造立体存储器时的主要课题。因此，有需要提供立体集成电路存储器一种制作成本较低以及简化后端布线的结构，使其具有可靠、微小存储单元以及高数据密度。
技术实现思路
本说明书描述一种立体存储器阵列，其是由包含有多个串连形式的奇数和偶数存储单元的U型NAND串列所组成。偶数存储单元位于偶数导电条带堆叠结构(stacksofconductivestrips)中，通过主动柱状体(pillar)和导电条带可存取的介面区(interfaceregions)上。奇数存储单元位于奇数导电条带堆叠结构中，通过主动柱状体和导电条带可存取的介面区上。主动柱状体的顶部截头体(topfrustum)包括位于偶数端，且受偶数堆叠结构中顶部条带的信号控制的第一开关，以及位于奇数端，且受奇数堆叠结构中顶部条带的信号控制的第二开关，第一开关(例如，栅极选择晶体管)可以用来将NAND串列连接至参考线，用以作为共同源极线。第二开关(例如，串列选择晶体管)可以用来将NAND串列通过层间连接器(inter-levelconnector)连接至具有延伸部的位线。参考线和层间连接器位于第一图案化导电平面层(firstlevelofpatternedconductors)中。位线和延伸部位于第二图案化导电平面层(secondlevelofpatternedconductors)中。第一图案化导电平面层即是立体存储器阵列中的第一金属层。控制电路是建构来对奇数和偶数条带施加不同偏压，并且是建构来对奇数和偶数条带其中的一个或多者进行写入操作。数据位可以被同时存储在位于被选取串列的给定截头体的奇数和偶数存储单元中。本说明书同时提供制作如前所述的存储器元件的方法。一方面，此一制作方法包括在偶数和奇数导电条带堆叠结构上形成第一图案化导电平面层，其中第一图案化导电平面层包括位于偶数堆叠结构上用来作为共同源极线的参考线，以及位于奇数堆叠结构上的跨平面层连接器。使用双镶嵌工艺来形成具有延伸部位的位线的第二图案化导电平面层，其中延伸部用以连接至对应的跨平面层连接器。为了让本专利技术的上述实施例及其他目的、特征和优点能更明显易懂，特举数个优选实施例，并配合所附附图，作详细说明如下：附图说明图1为绘示具有垂直通道结构的立体存储器元件的结构透视图。图2为绘示本专利技术的实施例的结构中位于单一主动柱状体(singleactivepillar)上的U形NAND串列电路示意图。图3为绘示一种位于立体存储器元件中，具有U形垂直通道膜的主动柱状体的结构剖面图。图4为绘示立体存储器元件中主动柱状体的顶部的结构透视图。图5为绘示存储器元件中具有被缝隙(seam)所分隔的薄膜通道结构的两个主动柱状体的平截头体以及主动柱状的多个存储单元的结构透视图。图6为绘示立体存储器元件中主动柱状体的底部的结构透视图。图7A为绘示位于垂直薄膜通道结构之间可用来形成立体存储器阵列的字线的上视图。图7B为绘示位于交错(twisted)排列的垂直薄膜通道结构之间的字线的上视图。图8至图16为绘示制作本专利技术的实施例所述的立体NAND存储器的各个工艺步骤的结构透视图。图17A为绘示用来形成图15的第一图案化导电平面层的部分光刻胶掩模结构上视图。图17B为图15所绘示的结构的部分结构简化示意图。图18A、图18B、图19A、图19B、图20A、图20B、图21A和图21B为绘示制作图16的第二图案化导电平面层的各个工艺步骤中的结构简化示意图。图22A为沿着图21B的X-Y平面所绘示的部分结构剖面放大图。图22B为绘示位线的透视结构放大图。图23A为沿着图21A的切线AA’所绘示的无错位(misalignment)的结构剖面图。图23B为沿着图21B的切线AA’所绘示有错位的结构剖面图。图24为绘示不采用双相嵌工艺所形成的元件的错位结构剖面图。图25为绘示一种可以使用于本专利技术的实施例所述的立体NAND存储器中的数据存储结构。图26为绘示用来制作本专利技术的实施例所述的双栅极垂直通道结构的方法流程图。图27为绘示本专利技术的实施例所述的包含具有薄膜通道结构的立体存储器阵列的集成电路的方块图。【符号本文档来自技高网...

【技术保护点】
一种存储器元件，其特征在于，包括：一第一导电条带堆叠结构，具有多个侧壁；一第二导电条带堆叠结构，具有多个侧壁；多个数据存储结构位于该第一导电条带堆叠结构和该第二导电条带堆叠结构的该些侧壁上；多个第一垂直通道膜，位于该些数据存储结构上，且位于该第一导电条带堆叠结构和该第二导电条带堆叠结构的该些侧壁上，其中每一该些第一垂直通道膜包括一第一焊垫位于该第一导电条带堆叠结构上，且位于该第一垂直通道膜的一顶端；多个第二垂直通道膜，位于该些数据存储结构上，且位于该第一导电条带堆叠结构和该第二导电条带堆叠结构的该些侧壁上，其中每一该些第二垂直通道膜包括一第二焊垫位于该第二导电条带堆叠结构上，且位于该第二垂直通道膜的一顶端；其中该些第一垂直通道膜和该些第二垂直通道膜彼此连接于多个底端；一第一图案化导电平面层(first level of patterned conductors)，位于该第一导电条带堆叠结构和该第二导电条带堆叠结构上方，包括一参考线片段以及一跨平面层连接器(inter‑level connector)，该参考线片段与该第一焊垫连接，该跨平面层连接器与该第二焊垫连接；以及一第二图案化导电平面层，位于该第一图案化导电平面层上，包括一位线片段，该位线片段包括一延伸部与该跨平面层连接器接触。...

【技术特征摘要】
2015.09.22 US 14/861,3771.一种存储器元件，其特征在于，包括：一第一导电条带堆叠结构，具有多个侧壁；一第二导电条带堆叠结构，具有多个侧壁；多个数据存储结构位于该第一导电条带堆叠结构和该第二导电条带堆叠结构的该些侧壁上；多个第一垂直通道膜，位于该些数据存储结构上，且位于该第一导电条带堆叠结构和该第二导电条带堆叠结构的该些侧壁上，其中每一该些第一垂直通道膜包括一第一焊垫位于该第一导电条带堆叠结构上，且位于该第一垂直通道膜的一顶端；多个第二垂直通道膜，位于该些数据存储结构上，且位于该第一导电条带堆叠结构和该第二导电条带堆叠结构的该些侧壁上，其中每一该些第二垂直通道膜包括一第二焊垫位于该第二导电条带堆叠结构上，且位于该第二垂直通道膜的一顶端；其中该些第一垂直通道膜和该些第二垂直通道膜彼此连接于多个底端；一第一图案化导电平面层(firstlevelofpatternedconductors)，位于该第一导电条带堆叠结构和该第二导电条带堆叠结构上方，包括一参考线片段以及一跨平面层连接器(inter-levelconnector)，该参考线片段与该第一焊垫连接，该跨平面层连接器与该第二焊垫连接；以及一第二图案化导电平面层，位于该第一图案化导电平面层上，包括一位线片段，该位线片段包括一延伸部与该跨平面层连接器接触。2.根据权利要求1所述的存储器元件，其中该跨平面层连接器由一插塞所构成，该插塞由导电材料所构成，位于穿过一层间介电层的一介层窗中，并且连接至该第二焊垫；该参考线片段由填充于穿过该层间介电层的一沟道中的一导电材料所构成，并连接至该第一焊垫。3.根据权利要求1所述的存储器元件，其特征在于，还包括一多层绝缘结构位于该第一图案化导电平面层，该多层绝缘结构包括一第一绝缘膜、一第二绝缘膜和一第三绝缘膜；该延伸部包括一鳍片位于该第一绝缘膜和该第二绝缘膜之间。4.根据权利要求1所述的存储器元件，其中该参考线片段直接与该第一焊垫接触。5.一种存储器元件，其特征在于，包括：一第一导电条带堆叠结构，具有多个侧壁；一第二导电条带堆叠结构，具有多个侧壁；多个数据存储结构位于该第一导电条带堆叠结构和该第二导电条带堆叠结构的该些侧壁上；多个U形膜，具有多个外表面直接与该些数据存储结构接触，且位于该第一导电条带...

【专利技术属性】
技术研发人员：叶腾豪，胡志玮，江昱维，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71