一种SRAM存储单元、SRAM存储器及其控制方法技术

本发明专利技术提供一种SRAM存储单元、SRAM存储器及其控制方法。包括：字线对和位线对；第一反相器和第二反相器，第一反相器包括第一上拉晶体管和第一下拉晶体管，第一上拉晶体管的漏极和第一下拉晶体管的漏极电连接形成第一存储节点，第二反相器包括第二上拉晶体管和第二下拉晶体管，第二上拉晶体管的漏极和第二下拉晶体管的漏极电连接形成第二存储节点；写传输晶体管，写传输晶体管的源极电连接至第一存储节点；读晶体管，读晶体管的栅极电连接至第二存储节点，其中，第一下拉晶体管为阈值电压较高的晶体管，和/或，第二下晶体管为阈值电压较低的晶体管。本发明专利技术的SRAM存储单元使写“1”操作变的更加容易，提高了写容限。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其涉及一种SRAM存储单元、具有该SRAM存储单元的SRAM存储器及该SRAM存储器的控制方法。
技术介绍
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(StaticRandomAccessMemory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。SRAM整体结构可以划分为存储单元阵列和外围电路两部分。在SRAM中，存储单元是最基本、最重要的组成部分。阵列内包含的存储单元的数量和存储单元的稳定性是影响SRAM性能的两个重要因素。存储单元的数量越多，存储能力越高，SRAM芯片的尺寸越大。但是SRAM芯片的尺寸增大与消费者对于便携的要求相违背。现有的双端口8TSRAM存储单元100(如图1所示)包括两个相同且交叉耦合的反相器110、120。位线(BL)对130、140通过两个传输晶体管(PG)150、160连接至存储节点Q1、读位线(RBL)170通过读传输晶体管(RPG)180和读晶体管(RPD)190连接至存储节点Q2。读和写在不同的器件中分开操作，因此避免了读操作和写操作的冲突，尽管8T结构的SRAM存储单元100提高了稳定性，但晶体管的数量增加，存储单元阵列的尺寸也相应增加，不利于集成电路集成度的提高和芯片尺寸的小型化。为了减小存储单元的尺寸，提出了一种双端口7TSRAM存储单元，其与图1中8TSRAM存储单元相比减少了一个连接至存储节点Q2的写传输晶体管(PG)。该7TSRAM存储单元在写“0”或“1”时具有不同的写入速度，写“0”比较容易，而写“1”则比较困难。可通过使传输晶体管(PG)强于下拉晶体管(PD)的方式来增强写“1”的操作速度，然而对于FinFET节点，通过增加沟道宽度的方法来增加PG的强度是非常困难的。因此，有必要提出一种新的SRAM存储单元，以解决上述技术问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术实施例一提供一种SRAM存储单元，包括：字线对，所述字线对包括写字线和读字线；位线对，所述位线对包括写位线和读位线；第一反相器和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极电连接形成第一存储节点，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极电连接形成第二存储节点，所述第一存储节点和所述第二存储节点为非对称节点；写传输晶体管，所述写传输晶体管的源极电连接至所述第一存储节点，所述写传输晶体管的栅极与所述写字线电连接，所述写传输晶体管的漏极与所述写位线电连接；读晶体管，所述读晶体管的栅极电连接至所述第二存储节点，所述读晶体管的源极接地；其中，所述第一下拉晶体管为阈值电压较高的晶体管，和/或，所述第二下晶体管为阈值电压较低的晶体管。进一步，所述第一上拉晶体管为阈值电压较高的晶体管，和/或，所述第二上晶体管为阈值电压较低的晶体管。进一步，所述第一上拉晶体管和所述第一上拉晶体管为PMOS晶体管，所述第一下拉晶体管和所述第二下拉晶体管为NMOS晶体管。进一步，所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极电连接至所述第二存储节点，所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极电连接至所述第一存储节点。进一步，所述第一上拉晶体管和所述第二上拉晶体管的源极与供电电压连接，且所述第一下拉晶体管和所述第二下拉晶体管的源极接地。进一步，还包括读传输晶体管，所述读传输晶体管的源极与所述读晶体管的漏极电连接，所述读传输晶体管的栅极与所述读字线电连接，所述读传输晶体管的漏极与所述读位线电连接。进一步，所述写传输晶体管、所述读晶体管和所述读传输晶体管为NMOS晶体管。本专利技术实施例二提供一种SRAM存储器，所述SRAM存储器包括若干个前述的SRAM存储单元。本专利技术实施例三提供一种基于前述的SRAM存储器的控制方法，所述控制方法包括：对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到位线对上的信息作为输入；以及对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。综上所述，根据本专利技术的7TSRAM存储单元，其使用阈值电压较高的晶体管替换现有技术中的普通晶体管作为第一下拉晶体管，使用阈值电压较低的晶体管(LVT)替换现有技术中的普通晶体管作为第二下晶体管，在不增加晶体管，保持SRAM存储单元较小的面积的前提下，显著的提高了写“1”操作的操作速度，使写“1”操作变的更加容易，提高了写容限，进而提高了SRAM存储单元的性能和稳定性。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1为现有的8TSRAM存储单元的示意图；图2A为根据本专利技术的一个实施例的SRAM存储单元的示意图；图2B为根据本专利技术的另一实施例的SRAM存储单元的示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取本文档来自技高网...

【技术保护点】
一种SRAM存储单元，包括：字线对，所述字线对包括写字线和读字线；位线对，所述位线对包括写位线和读位线；第一反相器和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极电连接形成第一存储节点，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极电连接形成第二存储节点，所述第一存储节点和所述第二存储节点为非对称节点；写传输晶体管，所述写传输晶体管的源极电连接至所述第一存储节点，所述写传输晶体管的栅极与所述写字线电连接，所述写传输晶体管的漏极与所述写位线电连接；读晶体管，所述读晶体管的栅极电连接至所述第二存储节点，所述读晶体管的源极接地；其中，所述第一下拉晶体管为阈值电压较高的晶体管，和/或，所述第二下晶体管为阈值电压较低的晶体管。

【技术特征摘要】
1.一种SRAM存储单元，包括：字线对，所述字线对包括写字线和读字线；位线对，所述位线对包括写位线和读位线；第一反相器和第二反相器，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极电连接形成第一存储节点，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极电连接形成第二存储节点，所述第一存储节点和所述第二存储节点为非对称节点；写传输晶体管，所述写传输晶体管的源极电连接至所述第一存储节点，所述写传输晶体管的栅极与所述写字线电连接，所述写传输晶体管的漏极与所述写位线电连接；读晶体管，所述读晶体管的栅极电连接至所述第二存储节点，所述读晶体管的源极接地；其中，所述第一下拉晶体管为阈值电压较高的晶体管，和/或，所述第二下晶体管为阈值电压较低的晶体管。2.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管为阈值电压较高的晶体管，和/或，所述第二上晶体管为阈值电压较低的晶体管。3.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管和所述第一上拉晶体管为PMOS晶体管，所述第一下拉晶体管和所述第二下拉晶体管为NMOS晶体管。4.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管的栅...

【专利技术属性】
技术研发人员：张弓，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31