半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中半导体结构包括：基底；位于第一区域部分基底表面的第一栅极结构，第一栅极结构包括第一功函数层；位于第二区域部分基底表面的第二栅极结构，第二栅极结构包括第二功函数层，第二功函数层的功函数类型与第一功函数层的功函数类型不同；位于第三区域基底表面的绝缘层，绝缘层覆盖第一栅极结构侧壁表面、第二栅极结构侧壁表面；位于第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面的上层介质层；位于上层介质层内的开口，开口底部暴露出第一金属栅极顶部、第二金属栅极顶部以及绝缘层顶部；填充满开口的导电层，导电层与第一金属栅极以及第二金属栅极电连接。本发明专利技术改善了半导体结构的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，特别涉及一种半导体结构及其形成方法。
技术介绍
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体结构的漏电流。尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成的半导体结构的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，改善形成的半导体结构的电学性能。为解决上述问题，本专利技术提供一种半导体结构，包括：基底，所述基底包括第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同，所述基底部分表面形成有层间介质层；位于所述第一区域部分基底表面的第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；位于所述第二区域部分基底表面的第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极，其中，所述第二功函数层的功函数类型与第一功函数层的功函数类型不同；位于所述第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面以及相邻的第二栅极结构侧壁表面；位于所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面的上层介质层，所述上层介质层内具有开口，所述开口底部暴露出第一金属栅极顶部、第二金属栅极顶部以及绝缘层顶部；填充满所述开口的导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。可选的，在沿第一区域指向第二区域的方向上，所述绝缘层的宽度尺寸为5纳米至30纳米。本专利技术还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域、第二区域以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同；在所述基底部分表面形成伪栅，所述伪栅横跨第一区域、第二区域以及第三区域；在所述基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除位于所述第一区域的伪栅，暴露出第一区域部分基底表面；在所述暴露出的第一区域基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；刻蚀去除位于所述第二区域的伪栅，暴露出第二区域部分基底表面；在所述暴露出的第二区域基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极；保留位于所述第三区域的伪栅作为位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻第一栅极结构侧壁表面和相邻的第二栅极结构侧壁表面；在所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面形成上层介质层；在所述上层介质层内形成开口，所述开口底部暴露出第一金属栅极顶部以及第二金属栅极顶部，所述开口底部还暴露出绝缘层顶部；在所述开口内填充满导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。可选的，在同一道工艺步骤中，刻蚀去除位于所述第一区域和第二区域的伪栅。可选的，刻蚀去除位于第一区域和第二区域的伪栅的工艺步骤包括：形成覆盖所述第三区域的伪栅顶部表面的第一图形层；以所述第一图形层为掩膜，采用干法刻蚀工艺刻蚀去除所述第一区域和第二区域的伪栅。可选的，刻蚀去除位于第一区域和第二区域的伪栅的工艺步骤包括：在所述第一区域和第二区域伪栅顶部表面形成第一图形层；对所述第三区域的伪栅进行掺杂处理；去除所述第一图形层；采用无掩膜工艺刻蚀去除所述第一区域和第二区域的伪栅，所述无掩膜刻蚀工艺对第一区域和第二区域伪栅的刻蚀速率大于对第三区域伪栅的刻蚀速率。可选的，所述基底还包括与第二区域相邻的第四区域，所述第四区域为通道晶体管区域；所述第四区域为NMOS区域，其中，形成的所述第二栅极结构还位于第四区域部分基底表面。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供一种结构性能优越的半导体结构，包括：第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域，其中，第一区域和第二区域的区域类型不同；位于第一区域部分基底表面的第一栅极结构，所述第一栅极结构包括第一功函数层；位于第二区域部分基底表面的第二栅极结构，所述第二栅极结构包括第二功函数层，且第二功函数层和第一功函数层的功函数类型不同；还包括位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面以及相邻的第二栅极结构侧壁表面；位于第一栅极结构顶部表面、第二栅极结构顶部表面和绝缘层顶部表面的上层介质层，且所述上层介质层内形成有开口；填充满所述开口的导电层，所述导电层与第一金属栅极和第二金属栅极电连接，从而实现第一栅极结构和第二栅极结构之间的电连接。由于第一区域与第二区域的交界处形成有绝缘层，所述绝缘层起到阻隔第一功函数层和第二功函数层的作用，防止第一功函数层和第二功函数层在所述交界处发生横向相互扩散，避免第一功函数层和第二功函数层在所述交界处发生界面反应，从而避免所述界面反应引入的不良影响，因而提高半导体结构的电学性能。进一步，在沿第一区域指向第二区域的方向上，所述绝缘层的宽度尺寸为5纳米至30纳米，在保证半导体结构满足小型化微型化的发展趋势的基础上，使得绝缘层能够有效的阻挡第一功函数层和第二功函数层相互扩散。本专利技术还提供一种半导体结构的形成方法，在基底部分表面形成伪栅，所述伪栅横跨第一区域、第二区域和第三区域；刻蚀去除位于第一区域的伪栅，暴露出第一区域部分基底表面；在所述暴露出的第一区域基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；刻蚀去除位于所述第二区域的伪栅，暴露出第二区域部分基底表面；在所述暴露出的第二区域基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极；保留位于所述第三区域的伪栅作为位于第三区域基底表面的绝缘层，所述绝缘层覆盖相邻第一栅极结构侧壁表面和相邻的第二栅极结构侧壁表面，因此形成的绝缘层能够阻挡第一功函数层与第二功函数层相互横向扩散，防止第一功函数层和第二功函数层在第三区域发生界面反应，从而改善形成的半导体结构的电学性能。并且，在所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面形成上层介质层本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，包括：基底，所述基底包括第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同，所述基底部分表面形成有层间介质层；位于所述第一区域部分基底表面的第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；位于所述第二区域部分基底表面的第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极，其中，所述第二功函数层的功函数类型与第一功函数层的功函数类型不同；位于所述第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面以及相邻的第二栅极结构侧壁表面；位于所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面的上层介质层，所述上层介质层内具有开口，所述开口底部暴露出第一金属栅极顶部、第二金属栅极顶部以及绝缘层顶部；填充满所述开口的导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底包括第一区域、第二区域、以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同，所述基底部分表面形成有层间介质层；位于所述第一区域部分基底表面的第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；位于所述第二区域部分基底表面的第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数层表面的第二金属栅极，其中，所述第二功函数层的功函数类型与第一功函数层的功函数类型不同；位于所述第三区域基底表面的绝缘层，所述绝缘层覆盖相邻的第一栅极结构侧壁表面以及相邻的第二栅极结构侧壁表面；位于所述层间介质层顶部表面、第一栅极结构顶部表面、第二栅极结构顶部表面以及绝缘层顶部表面的上层介质层，所述上层介质层内具有开口，所述开口底部暴露出第一金属栅极顶部、第二金属栅极顶部以及绝缘层顶部；填充满所述开口的导电层，所述导电层与第一金属栅极以及第二金属栅极电连接。2.如权利要求1所述半导体结构，其特征在于，所述绝缘层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。3.如权利要求1所述半导体结构，其特征在于，在沿第一区域指向第二区域的方向上，所述绝缘层的宽度尺寸为5纳米至30纳米。4.如权利要求1所述半导体结构，其特征在于，第一区域为上拉晶体管区域，所述第一区域为PMOS区域；所述第二区域为下拉晶体管区域，所述第二区域为NMOS区域。5.如权利要求4所述半导体结构，其特征在于，所述第一功函数层的材料为P型功函数材料；所述第二功函数层的材料为N型功函数材料。6.如权利要求4所述半导体结构，其特征在于，所述第一功函数层的材料包括Ta、TiN、TaN、TaSiN、TiSiN中的一种或几种；所述第二功函数层的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN或AlN中的一种或几种。7.如权利要求4所述半导体结构，其特征在于，所述基底还包括与第二区域相邻的第四区域，所述第四区域为通道晶体管区域；所述第四区域为NMOS区域，其中，所述第二栅极结构还位于第四区域部分基底表面。8.如权利要求1所述半导体结构，其特征在于，所述开口底部暴露出第一金属栅极部分或全部顶部表面；所述开口底部暴露出第二金属栅极部分或全部顶部表面；所述开口底部暴露出绝缘层部分或全部顶部表面。9.如权利要求1所述半导体结构，其特征在于，所述基底包括衬底，位于衬底表面的若干分立的鳍部，位于衬底表面且覆盖鳍部部分侧壁表面的隔离层，且所述隔离层顶部低于鳍部顶部。10.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第一区域、第二区域以及位于第一区域和第二区域之间的第三区域，所述第一区域和第二区域的区域类型不同；在所述基底部分表面形成伪栅，所述伪栅横跨第一区域、第二区域以及第三区域；在所述基底表面形成层间介质层，所述层间介质层覆盖伪栅侧壁；刻蚀去除位于所述第一区域的伪栅，暴露出第一区域部分基底表面；在所述暴露出的第一区域基底表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层、位于第一栅介质层表面的第一功函数层、以及位于第一功函数层表面的第一金属栅极；刻蚀去除位于所述第二区域的伪栅，暴露出第二区域部分基底表面；在所述暴露出的第二区域基底表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层、位于第二栅介质层表面的第二功函数层、以及位于第二功函数...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31